/* * Copyright 2021 Rockchip Electronics Co. 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RK_U32 bsf_oflw_sta : 1; RK_U32 brsp_otsd_sta : 1; RK_U32 wbus_err_sta : 1; RK_U32 rbus_err_sta : 1; RK_U32 wdg_sta : 1; RK_U32 lkt_err_sta : 1; RK_U32 reserved : 22; } int_sta; /* 0x00000030 reg12 */ struct { RK_U32 lpfw_bus_ordr : 1; RK_U32 cmvw_bus_ordr : 1; RK_U32 dspw_bus_ordr : 1; RK_U32 rfpw_bus_ordr : 1; RK_U32 src_bus_edin : 4; RK_U32 meiw_bus_edin : 4; RK_U32 bsw_bus_edin : 3; RK_U32 lktr_bus_edin : 4; RK_U32 roir_bus_edin : 4; RK_U32 lktw_bus_edin : 4; RK_U32 afbc_bsize : 1; RK_U32 ebufw_bus_ordr : 1; RK_U32 rec_nfbc_bus_edin : 3; } dtrns_map; /* 0x00000034 reg13 */ struct { RK_U32 reserved : 7; RK_U32 dspr_otsd : 1; RK_U32 reserved1 : 8; RK_U32 axi_brsp_cke : 8; RK_U32 reserved2 : 8; } dtrns_cfg; /* 0x00000038 reg14 */ struct { RK_U32 vs_load_thd : 24; RK_U32 rfp_load_thd : 8; } enc_wdg; /* 0x0000003c reg15 */ struct { RK_U32 hurry_en : 1; RK_U32 hurry_low : 3; RK_U32 hurry_mid : 3; RK_U32 hurry_high : 3; RK_U32 reserved : 22; } qos_cfg; /* 0x00000040 reg16 */ struct { RK_U32 qos_period : 16; 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/* 0x00000300 reg192 */ struct { RK_U32 enc_stnd : 1; RK_U32 roi_en : 1; RK_U32 cur_frm_ref : 1; RK_U32 mei_stor : 1; RK_U32 bs_scp : 1; RK_U32 reserved : 3; RK_U32 pic_qp : 6; RK_U32 num_pic_tot_cur : 5; RK_U32 log2_ctu_num : 5; RK_U32 reserved1 : 6; RK_U32 slen_fifo : 1; RK_U32 rec_fbc_dis : 1; } enc_pic; /* 0x00000304 reg193 */ struct { RK_U32 dchs_txid : 2; RK_U32 dchs_rxid : 2; RK_U32 dchs_txe : 1; RK_U32 dchs_rxe : 1; RK_U32 reserved : 10; RK_U32 dchs_ofst : 11; RK_U32 reserved1 : 5; } dual_core; /* 0x308 - 0x30c */ RK_U32 reserved194_195[2]; /* 0x00000310 reg196 */ struct { RK_U32 pic_wd8_m1 : 11; RK_U32 reserved : 5; RK_U32 pic_hd8_m1 : 11; RK_U32 reserved1 : 5; } enc_rsl; /* 0x00000314 reg197 */ struct { RK_U32 pic_wfill : 6; RK_U32 reserved : 10; RK_U32 pic_hfill : 6; RK_U32 reserved1 : 10; } src_fill; /* 0x00000318 reg198 */ struct { RK_U32 alpha_swap : 1; RK_U32 rbuv_swap : 1; RK_U32 src_cfmt : 4; RK_U32 src_range : 1; RK_U32 out_fmt : 1; RK_U32 reserved : 24; } src_fmt; /* 0x0000031c reg199 */ struct { RK_U32 csc_wgt_b2y : 9; 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/* 0x00000350 reg212 */ struct { RK_U32 rc_en : 1; RK_U32 aq_en : 1; RK_U32 aq_mode : 1; RK_U32 reserved : 9; RK_U32 rc_ctu_num : 20; } rc_cfg; /* 0x00000354 reg213 */ struct { RK_U32 reserved : 16; RK_U32 rc_qp_range : 4; RK_U32 rc_max_qp : 6; RK_U32 rc_min_qp : 6; } rc_qp; /* 0x00000358 reg214 */ struct { RK_U32 ctu_ebit : 20; RK_U32 reserved : 12; } rc_tgt; /* 0x35c */ RK_U32 reserved_215; /* 0x00000360 reg216 */ struct { RK_U32 sli_splt : 1; RK_U32 sli_splt_mode : 1; RK_U32 sli_splt_cpst : 1; RK_U32 reserved : 12; RK_U32 sli_flsh : 1; RK_U32 sli_max_num_m1 : 15; RK_U32 reserved1 : 1; } sli_splt; /* 0x00000364 reg217 */ struct { RK_U32 sli_splt_byte : 20; RK_U32 reserved : 12; } sli_byte; /* 0x00000368 reg218 */ struct { RK_U32 sli_splt_cnum_m1 : 20; RK_U32 reserved : 12; } sli_cnum; /* 0x36c */ RK_U32 reserved_219; /* 0x00000370 reg220 */ struct { RK_U32 cme_srch_h : 4; RK_U32 cme_srch_v : 4; RK_U32 rme_srch_h : 3; RK_U32 rme_srch_v : 3; RK_U32 reserved : 2; RK_U32 dlt_frm_num : 16; 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