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2024-01-31 f70575805708cabdedea7498aaa3f710fde4d920

 kernel/drivers/gpu/drm/amd/include/asic_reg/nbio/nbio_7_0_sh_mask.h
..
..
@@ -74709,6 +74709,36 @@
74709
74709
 //PCIE_PERF_COUNT1_TXCLK2
74710
74710
 #define PCIE_PERF_COUNT1_TXCLK2__COUNTER1__SHIFT                                                              0x0
74711
74711
 #define PCIE_PERF_COUNT1_TXCLK2__COUNTER1_MASK                                                                0xFFFFFFFFL
74712
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74713
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74714
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74715
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74716
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74717
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74718
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74719
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74720
+#define PCIE_PERF_CNTL_TXCLK3__COUNTER1_UPPER_MASK                                                            0xFF000000L
74721
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74722
+#define PCIE_PERF_COUNT0_TXCLK3__COUNTER0__SHIFT                                                              0x0
74723
+#define PCIE_PERF_COUNT0_TXCLK3__COUNTER0_MASK                                                                0xFFFFFFFFL
74724
+//PCIE_PERF_COUNT1_TXCLK3
74725
+#define PCIE_PERF_COUNT1_TXCLK3__COUNTER1__SHIFT                                                              0x0
74726
+#define PCIE_PERF_COUNT1_TXCLK3__COUNTER1_MASK                                                                0xFFFFFFFFL
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74728
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74729
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74730
+#define PCIE_PERF_CNTL_TXCLK4__COUNTER0_UPPER__SHIFT                                                          0x10
74731
+#define PCIE_PERF_CNTL_TXCLK4__COUNTER1_UPPER__SHIFT                                                          0x18
74732
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74733
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74734
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74735
+#define PCIE_PERF_CNTL_TXCLK4__COUNTER1_UPPER_MASK                                                            0xFF000000L
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+//PCIE_PERF_COUNT0_TXCLK4
74737
+#define PCIE_PERF_COUNT0_TXCLK4__COUNTER0__SHIFT                                                              0x0
74738
+#define PCIE_PERF_COUNT0_TXCLK4__COUNTER0_MASK                                                                0xFFFFFFFFL
74739
+//PCIE_PERF_COUNT1_TXCLK4
74740
+#define PCIE_PERF_COUNT1_TXCLK4__COUNTER1__SHIFT                                                              0x0
74741
+#define PCIE_PERF_COUNT1_TXCLK4__COUNTER1_MASK                                                                0xFFFFFFFFL
74712
74742
 //PCIE_PRBS_CLR
74713
74743
 #define PCIE_PRBS_CLR__PRBS_CLR__SHIFT                                                                        0x0
74714
74744
 #define PCIE_PRBS_CLR__PRBS_POLARITY_EN__SHIFT                                                                0x18