.. | .. |
---|
44 | 44 | return 0; |
---|
45 | 45 | } |
---|
46 | 46 | |
---|
47 | | -struct i40e_diag_reg_test_info i40e_reg_list[] = { |
---|
| 47 | +const struct i40e_diag_reg_test_info i40e_reg_list[] = { |
---|
48 | 48 | /* offset mask elements stride */ |
---|
49 | 49 | {I40E_QTX_CTL(0), 0x0000FFBF, 1, |
---|
50 | 50 | I40E_QTX_CTL(1) - I40E_QTX_CTL(0)}, |
---|
.. | .. |
---|
78 | 78 | { |
---|
79 | 79 | i40e_status ret_code = 0; |
---|
80 | 80 | u32 reg, mask; |
---|
| 81 | + u32 elements; |
---|
81 | 82 | u32 i, j; |
---|
82 | 83 | |
---|
83 | 84 | for (i = 0; i40e_reg_list[i].offset != 0 && |
---|
84 | 85 | !ret_code; i++) { |
---|
85 | 86 | |
---|
| 87 | + elements = i40e_reg_list[i].elements; |
---|
86 | 88 | /* set actual reg range for dynamically allocated resources */ |
---|
87 | 89 | if (i40e_reg_list[i].offset == I40E_QTX_CTL(0) && |
---|
88 | 90 | hw->func_caps.num_tx_qp != 0) |
---|
89 | | - i40e_reg_list[i].elements = hw->func_caps.num_tx_qp; |
---|
| 91 | + elements = hw->func_caps.num_tx_qp; |
---|
90 | 92 | if ((i40e_reg_list[i].offset == I40E_PFINT_ITRN(0, 0) || |
---|
91 | 93 | i40e_reg_list[i].offset == I40E_PFINT_ITRN(1, 0) || |
---|
92 | 94 | i40e_reg_list[i].offset == I40E_PFINT_ITRN(2, 0) || |
---|
93 | 95 | i40e_reg_list[i].offset == I40E_QINT_TQCTL(0) || |
---|
94 | 96 | i40e_reg_list[i].offset == I40E_QINT_RQCTL(0)) && |
---|
95 | 97 | hw->func_caps.num_msix_vectors != 0) |
---|
96 | | - i40e_reg_list[i].elements = |
---|
97 | | - hw->func_caps.num_msix_vectors - 1; |
---|
| 98 | + elements = hw->func_caps.num_msix_vectors - 1; |
---|
98 | 99 | |
---|
99 | 100 | /* test register access */ |
---|
100 | 101 | mask = i40e_reg_list[i].mask; |
---|
101 | | - for (j = 0; j < i40e_reg_list[i].elements && !ret_code; j++) { |
---|
| 102 | + for (j = 0; j < elements && !ret_code; j++) { |
---|
102 | 103 | reg = i40e_reg_list[i].offset + |
---|
103 | 104 | (j * i40e_reg_list[i].stride); |
---|
104 | 105 | ret_code = i40e_diag_reg_pattern_test(hw, reg, mask); |
---|