~hc/RK356X_SDK_RELEASE.git

..	..	@@ -343,6 +343,15 @@
343	343	#define ISP32_BP_RESIZE_PHASE_HC_SHD (ISP32_BP_RESIZE_BASE + 0x0004c)
344	344	#define ISP32_BP_RESIZE_PHASE_VY_SHD (ISP32_BP_RESIZE_BASE + 0x00050)
345	345	#define ISP32_BP_RESIZE_PHASE_VC_SHD (ISP32_BP_RESIZE_BASE + 0x00054)
	346	+#define ISP32_BP_RESIZE_HY_SIZE (ISP32_BP_RESIZE_BASE + 0x00058)
	347	+#define ISP32_BP_RESIZE_HC_SIZE (ISP32_BP_RESIZE_BASE + 0x0005c)
	348	+#define ISP32_BP_RESIZE_HY_OFFS_MI (ISP32_BP_RESIZE_BASE + 0x00060)
	349	+#define ISP32_BP_RESIZE_HC_OFFS_MI (ISP32_BP_RESIZE_BASE + 0x00064)
	350	+#define ISP32_BP_RESIZE_HY_SIZE_SHD (ISP32_BP_RESIZE_BASE + 0x00068)
	351	+#define ISP32_BP_RESIZE_HC_SIZE_SHD (ISP32_BP_RESIZE_BASE + 0x0006c)
	352	+#define ISP32_BP_RESIZE_HY_OFFS_MI_SHD (ISP32_BP_RESIZE_BASE + 0x00070)
	353	+#define ISP32_BP_RESIZE_HC_OFFS_MI_SHD (ISP32_BP_RESIZE_BASE + 0x00074)
	354	+#define ISP32_BP_RESIZE_IN_CROP_OFFSET (ISP32_BP_RESIZE_BASE + 0x00078)
346	355
347	356	#define ISP3X_SELF_RESIZE_BASE 0x00001000
348	357	#define ISP3X_SELF_RESIZE_CTRL (ISP3X_SELF_RESIZE_BASE + 0x00000)
..	..	@@ -1898,6 +1907,7 @@
1898	1907	#define ISP3X_SW_CGC_RATIO_EN BIT(29)
1899	1908
1900	1909	/* ISP CTRL1 */
	1910	+#define ISP32_SHP_FST_FRAME BIT(19)
1901	1911	#define ISP3X_YNR_FST_FRAME BIT(23)
1902	1912	#define ISP3X_ADRC_FST_FRAME BIT(24)
1903	1913	#define ISP3X_DHAZ_FST_FRAME BIT(25)
..	..	@@ -2168,9 +2178,12 @@
2168	2178	#define ISP3X_CAC_LUT_MODE(x) (((x) & 0x3) << 24)
2169	2179
2170	2180	/* CNR */
	2181	+#define ISP3X_CNR_THUMB_MIX_CUR_EN BIT(4)
	2182	+
2171	2183	#define ISP3X_CNR_GLOBAL_GAIN_ALPHA_MAX GENMASK(15, 12)
2172	2184
2173	2185	/* YNR */
	2186	+#define ISP3X_YNR_THUMB_MIX_CUR_EN BIT(24)
2174	2187	#define ISP3X_YNR_EN_SHD BIT(31)
2175	2188
2176	2189	/* BLS */
..	..	@@ -2200,6 +2213,9 @@
2200	2213	/* HDRTMO */
2201	2214
2202	2215	/* HDRDRC */
	2216	+#define ISP3X_DRC_WEIPRE_FRAME_MASK GENMASK(23, 16)
	2217	+
	2218	+#define ISP3X_DRC_IIR_WEIGHT_MASK GENMASK(22, 16)
2203	2219
2204	2220	/* HDRMGE */
2205	2221