.. | .. |
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436 | 436 | |
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437 | 437 | /* Initialize OSD1 fifo control register */ |
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438 | 438 | reg = VIU_OSD_DDR_PRIORITY_URGENT | |
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439 | | - VIU_OSD_HOLD_FIFO_LINES(31) | |
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440 | 439 | VIU_OSD_FIFO_DEPTH_VAL(32) | /* fifo_depth_val: 32*8=256 */ |
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441 | 440 | VIU_OSD_WORDS_PER_BURST(4) | /* 4 words in 1 burst */ |
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442 | 441 | VIU_OSD_FIFO_LIMITS(2); /* fifo_lim: 2*16=32 */ |
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443 | 442 | |
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444 | 443 | if (meson_vpu_is_compatible(priv, VPU_COMPATIBLE_G12A)) |
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445 | | - reg |= VIU_OSD_BURST_LENGTH_32; |
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| 444 | + reg |= (VIU_OSD_BURST_LENGTH_32 | VIU_OSD_HOLD_FIFO_LINES(31)); |
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446 | 445 | else |
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447 | | - reg |= VIU_OSD_BURST_LENGTH_64; |
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| 446 | + reg |= (VIU_OSD_BURST_LENGTH_64 | VIU_OSD_HOLD_FIFO_LINES(4)); |
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448 | 447 | |
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449 | 448 | writel_relaxed(reg, priv->io_base + _REG(VIU_OSD1_FIFO_CTRL_STAT)); |
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450 | 449 | writel_relaxed(reg, priv->io_base + _REG(VIU_OSD2_FIFO_CTRL_STAT)); |
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