| .. | .. |
|---|
| 62 | 62 | gr->zbc_depth[zbc].format << ((znum % 4) * 7)); |
|---|
| 63 | 63 | } |
|---|
| 64 | 64 | |
|---|
| 65 | | -static const struct gf100_gr_func_zbc |
|---|
| 65 | +const struct gf100_gr_func_zbc |
|---|
| 66 | 66 | gp100_gr_zbc = { |
|---|
| 67 | 67 | .clear_color = gp100_gr_zbc_clear_color, |
|---|
| 68 | 68 | .clear_depth = gp100_gr_zbc_clear_depth, |
|---|
| .. | .. |
|---|
| 135 | 135 | } |
|---|
| 136 | 136 | }; |
|---|
| 137 | 137 | |
|---|
| 138 | +MODULE_FIRMWARE("nvidia/gp100/gr/fecs_bl.bin"); |
|---|
| 139 | +MODULE_FIRMWARE("nvidia/gp100/gr/fecs_inst.bin"); |
|---|
| 140 | +MODULE_FIRMWARE("nvidia/gp100/gr/fecs_data.bin"); |
|---|
| 141 | +MODULE_FIRMWARE("nvidia/gp100/gr/fecs_sig.bin"); |
|---|
| 142 | +MODULE_FIRMWARE("nvidia/gp100/gr/gpccs_bl.bin"); |
|---|
| 143 | +MODULE_FIRMWARE("nvidia/gp100/gr/gpccs_inst.bin"); |
|---|
| 144 | +MODULE_FIRMWARE("nvidia/gp100/gr/gpccs_data.bin"); |
|---|
| 145 | +MODULE_FIRMWARE("nvidia/gp100/gr/gpccs_sig.bin"); |
|---|
| 146 | +MODULE_FIRMWARE("nvidia/gp100/gr/sw_ctx.bin"); |
|---|
| 147 | +MODULE_FIRMWARE("nvidia/gp100/gr/sw_nonctx.bin"); |
|---|
| 148 | +MODULE_FIRMWARE("nvidia/gp100/gr/sw_bundle_init.bin"); |
|---|
| 149 | +MODULE_FIRMWARE("nvidia/gp100/gr/sw_method_init.bin"); |
|---|
| 150 | + |
|---|
| 151 | +static const struct gf100_gr_fwif |
|---|
| 152 | +gp100_gr_fwif[] = { |
|---|
| 153 | + { 0, gm200_gr_load, &gp100_gr, &gm200_gr_fecs_acr, &gm200_gr_gpccs_acr }, |
|---|
| 154 | + { -1, gm200_gr_nofw }, |
|---|
| 155 | + {} |
|---|
| 156 | +}; |
|---|
| 157 | + |
|---|
| 138 | 158 | int |
|---|
| 139 | 159 | gp100_gr_new(struct nvkm_device *device, int index, struct nvkm_gr **pgr) |
|---|
| 140 | 160 | { |
|---|
| 141 | | - return gm200_gr_new_(&gp100_gr, device, index, pgr); |
|---|
| 161 | + return gf100_gr_new_(gp100_gr_fwif, device, index, pgr); |
|---|
| 142 | 162 | } |
|---|