/** @file
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Header file for AHCI mode of ATA host controller.
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Copyright (c) 2014 - 2016, AMD Inc. All rights reserved.<BR>
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SPDX-License-Identifier: BSD-2-Clause-Patent
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#ifndef __SATA_REGISTERS_H__
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#define __SATA_REGISTERS_H__
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#define EFI_AHCI_BAR_INDEX 0x05
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#define EFI_AHCI_CAPABILITY_OFFSET 0x0000
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#define EFI_AHCI_CAP_SSS BIT27
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#define EFI_AHCI_CAP_SMPS BIT28
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#define EFI_AHCI_CAP_S64A BIT31
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#define EFI_AHCI_GHC_OFFSET 0x0004
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#define EFI_AHCI_GHC_RESET BIT0
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#define EFI_AHCI_GHC_IE BIT1
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#define EFI_AHCI_GHC_ENABLE BIT31
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#define EFI_AHCI_IS_OFFSET 0x0008
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#define EFI_AHCI_PI_OFFSET 0x000C
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#define EFI_AHCI_MAX_PORTS 32
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// Refer SATA1.0a spec section 5.2, the Phy detection time should be less than 10ms.
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#define EFI_AHCI_BUS_PHY_DETECT_TIMEOUT 10
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// Refer SATA1.0a spec, the FIS enable time should be less than 500ms.
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#define EFI_AHCI_PORT_CMD_FR_CLEAR_TIMEOUT EFI_TIMER_PERIOD_MILLISECONDS(500)
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// Refer SATA1.0a spec, the bus reset time should be less than 1s.
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//
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#define EFI_AHCI_BUS_RESET_TIMEOUT EFI_TIMER_PERIOD_SECONDS(1)
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#define EFI_AHCI_ATAPI_DEVICE_SIG 0xEB140000
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#define EFI_AHCI_ATA_DEVICE_SIG 0x00000000
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#define EFI_AHCI_PORT_MULTIPLIER_SIG 0x96690000
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#define EFI_AHCI_ATAPI_SIG_MASK 0xFFFF0000
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// Each PRDT entry can point to a memory block up to 4M byte
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#define EFI_AHCI_MAX_DATA_PER_PRDT 0x400000
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#define EFI_AHCI_FIS_REGISTER_H2D 0x27 //Register FIS - Host to Device
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#define EFI_AHCI_FIS_REGISTER_H2D_LENGTH 20
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#define EFI_AHCI_FIS_REGISTER_D2H 0x34 //Register FIS - Device to Host
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#define EFI_AHCI_FIS_REGISTER_D2H_LENGTH 20
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#define EFI_AHCI_FIS_DMA_ACTIVATE 0x39 //DMA Activate FIS - Device to Host
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#define EFI_AHCI_FIS_DMA_ACTIVATE_LENGTH 4
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#define EFI_AHCI_FIS_DMA_SETUP 0x41 //DMA Setup FIS - Bi-directional
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#define EFI_AHCI_FIS_DMA_SETUP_LENGTH 28
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#define EFI_AHCI_FIS_DATA 0x46 //Data FIS - Bi-directional
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#define EFI_AHCI_FIS_BIST 0x58 //BIST Activate FIS - Bi-directional
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#define EFI_AHCI_FIS_BIST_LENGTH 12
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#define EFI_AHCI_FIS_PIO_SETUP 0x5F //PIO Setup FIS - Device to Host
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#define EFI_AHCI_FIS_PIO_SETUP_LENGTH 20
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#define EFI_AHCI_FIS_SET_DEVICE 0xA1 //Set Device Bits FIS - Device to Host
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#define EFI_AHCI_FIS_SET_DEVICE_LENGTH 8
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#define EFI_AHCI_D2H_FIS_OFFSET 0x40
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#define EFI_AHCI_DMA_FIS_OFFSET 0x00
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#define EFI_AHCI_PIO_FIS_OFFSET 0x20
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#define EFI_AHCI_SDB_FIS_OFFSET 0x58
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#define EFI_AHCI_FIS_TYPE_MASK 0xFF
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#define EFI_AHCI_U_FIS_OFFSET 0x60
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//
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// Port register
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#define EFI_AHCI_PORT_START 0x0100
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#define EFI_AHCI_PORT_REG_WIDTH 0x0080
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#define EFI_AHCI_PORT_CLB 0x0000
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#define EFI_AHCI_PORT_CLBU 0x0004
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#define EFI_AHCI_PORT_FB 0x0008
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#define EFI_AHCI_PORT_FBU 0x000C
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#define EFI_AHCI_PORT_IS 0x0010
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#define EFI_AHCI_PORT_IS_DHRS BIT0
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#define EFI_AHCI_PORT_IS_PSS BIT1
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#define EFI_AHCI_PORT_IS_SSS BIT2
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#define EFI_AHCI_PORT_IS_SDBS BIT3
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#define EFI_AHCI_PORT_IS_UFS BIT4
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#define EFI_AHCI_PORT_IS_DPS BIT5
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#define EFI_AHCI_PORT_IS_PCS BIT6
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#define EFI_AHCI_PORT_IS_DIS BIT7
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#define EFI_AHCI_PORT_IS_PRCS BIT22
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#define EFI_AHCI_PORT_IS_IPMS BIT23
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#define EFI_AHCI_PORT_IS_OFS BIT24
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#define EFI_AHCI_PORT_IS_INFS BIT26
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#define EFI_AHCI_PORT_IS_IFS BIT27
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#define EFI_AHCI_PORT_IS_HBDS BIT28
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#define EFI_AHCI_PORT_IS_HBFS BIT29
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#define EFI_AHCI_PORT_IS_TFES BIT30
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#define EFI_AHCI_PORT_IS_CPDS BIT31
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#define EFI_AHCI_PORT_IS_CLEAR 0xFFFFFFFF
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#define EFI_AHCI_PORT_IS_FIS_CLEAR 0x0000000F
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#define EFI_AHCI_PORT_OFFSET(PortNum) \
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(EFI_AHCI_PORT_START + ((PortNum) * EFI_AHCI_PORT_REG_WIDTH))
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#define EFI_AHCI_PORT_IE 0x0014
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#define EFI_AHCI_PORT_CMD 0x0018
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#define EFI_AHCI_PORT_CMD_ST_MASK 0xFFFFFFFE
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#define EFI_AHCI_PORT_CMD_ST BIT0
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#define EFI_AHCI_PORT_CMD_SUD BIT1
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#define EFI_AHCI_PORT_CMD_POD BIT2
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#define EFI_AHCI_PORT_CMD_CLO BIT3
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#define EFI_AHCI_PORT_CMD_CR BIT15
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#define EFI_AHCI_PORT_CMD_FRE BIT4
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#define EFI_AHCI_PORT_CMD_FR BIT14
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#define EFI_AHCI_PORT_CMD_MASK ~(EFI_AHCI_PORT_CMD_ST | EFI_AHCI_PORT_CMD_FRE | EFI_AHCI_PORT_CMD_COL)
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#define EFI_AHCI_PORT_CMD_PMA BIT17
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#define EFI_AHCI_PORT_CMD_HPCP BIT18
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#define EFI_AHCI_PORT_CMD_MPSP BIT19
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#define EFI_AHCI_PORT_CMD_CPD BIT20
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#define EFI_AHCI_PORT_CMD_ESP BIT21
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#define EFI_AHCI_PORT_CMD_ATAPI BIT24
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#define EFI_AHCI_PORT_CMD_DLAE BIT25
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#define EFI_AHCI_PORT_CMD_ALPE BIT26
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#define EFI_AHCI_PORT_CMD_ASP BIT27
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#define EFI_AHCI_PORT_CMD_ICC_MASK (BIT28 | BIT29 | BIT30 | BIT31)
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#define EFI_AHCI_PORT_CMD_ACTIVE (1 << 28 )
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#define EFI_AHCI_PORT_TFD 0x0020
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#define EFI_AHCI_PORT_TFD_MASK (BIT7 | BIT3 | BIT0)
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#define EFI_AHCI_PORT_TFD_BSY BIT7
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#define EFI_AHCI_PORT_TFD_DRQ BIT3
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#define EFI_AHCI_PORT_TFD_ERR BIT0
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#define EFI_AHCI_PORT_TFD_ERR_MASK 0x00FF00
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#define EFI_AHCI_PORT_SIG 0x0024
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#define EFI_AHCI_PORT_SSTS 0x0028
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#define EFI_AHCI_PORT_SSTS_DET_MASK 0x000F
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#define EFI_AHCI_PORT_SSTS_DET 0x0001
|
#define EFI_AHCI_PORT_SSTS_DET_PCE 0x0003
|
#define EFI_AHCI_PORT_SSTS_SPD_MASK 0x00F0
|
#define EFI_AHCI_PORT_SCTL 0x002C
|
#define EFI_AHCI_PORT_SCTL_DET_MASK 0x000F
|
#define EFI_AHCI_PORT_SCTL_MASK (~EFI_AHCI_PORT_SCTL_DET_MASK)
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#define EFI_AHCI_PORT_SCTL_DET_INIT 0x0001
|
#define EFI_AHCI_PORT_SCTL_DET_PHYCOMM 0x0003
|
#define EFI_AHCI_PORT_SCTL_SPD_MASK 0x00F0
|
#define EFI_AHCI_PORT_SCTL_IPM_MASK 0x0F00
|
#define EFI_AHCI_PORT_SCTL_IPM_INIT 0x0300
|
#define EFI_AHCI_PORT_SCTL_IPM_PSD 0x0100
|
#define EFI_AHCI_PORT_SCTL_IPM_SSD 0x0200
|
#define EFI_AHCI_PORT_SERR 0x0030
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#define EFI_AHCI_PORT_SERR_RDIE BIT0
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#define EFI_AHCI_PORT_SERR_RCE BIT1
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#define EFI_AHCI_PORT_SERR_TDIE BIT8
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#define EFI_AHCI_PORT_SERR_PCDIE BIT9
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#define EFI_AHCI_PORT_SERR_PE BIT10
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#define EFI_AHCI_PORT_SERR_IE BIT11
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#define EFI_AHCI_PORT_SERR_PRC BIT16
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#define EFI_AHCI_PORT_SERR_PIE BIT17
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#define EFI_AHCI_PORT_SERR_CW BIT18
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#define EFI_AHCI_PORT_SERR_BDE BIT19
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#define EFI_AHCI_PORT_SERR_DE BIT20
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#define EFI_AHCI_PORT_SERR_CRCE BIT21
|
#define EFI_AHCI_PORT_SERR_HE BIT22
|
#define EFI_AHCI_PORT_SERR_LSE BIT23
|
#define EFI_AHCI_PORT_SERR_TSTE BIT24
|
#define EFI_AHCI_PORT_SERR_UFT BIT25
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#define EFI_AHCI_PORT_SERR_EX BIT26
|
#define EFI_AHCI_PORT_ERR_CLEAR 0xFFFFFFFF
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#define EFI_AHCI_PORT_SACT 0x0034
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#define EFI_AHCI_PORT_CI 0x0038
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#define EFI_AHCI_PORT_SNTF 0x003C
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#endif
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