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ASSERT_EFI_ERROR (Status = %r)
/home/h00375402/source/nemo/master/Build/D06Source/RELEASE_GCC48/AARCH64/HwPkg/Override/ArmPlatformPkg/MemoryInitPei/MemoryInitPeim/DEBUG/AutoGen.c!EFI_ERROR (Status)MemoryInit”2 Nÿÿÿÿ0ZZZZ@B8OemConfigInitializeMemoryGet Default Setup Configration
Memory Init PEIM Loaded
[%a]:[%dL] MemInit Failed %r
[%a]:[%dL] MPConfigEntry Failed %r
[%a]:[%dL] Trusted Firmware not exist!
/home/h00375402/source/nemo/master/HwPkg/Override/ArmPlatformPkg/MemoryInitPei/MemoryInitPeim.c_gPcd_FixedAtBuild_PcdSystemMemorySize != 0SystemMemoryBase + 0x10000000U <= FdBase(FdBase < SystemMemoryBase) || (FdBase >= SystemMemoryTop)(FdTop <= SystemMemoryBase) || (FdTop > SystemMemoryTop)MemoryPeimStart to enable MMU
Error: Failed to enable MMU
/home/h00375402/source/nemo/master/HwPkg/Override/ArmPlatformPkg/MemoryInitPei/MemoryInitPeiLib.c[%a][%d] enable MMU
 PlatformGetI2cBase[%dL] Invalid domain ID %d
[%dL] Invalid Package Type %d
[%a]:[%dL] Invalid Node ID %x
[%a]:[%dL] Invalid port number %d
[%a]:[%dL] Node with ID %d is not Present
[%a]:[%dL] %x=%x
[%a]:[%dL] Could not get DAWCTRL
Config SIOE!!!!! Skt%d TB2-TA0-TA2-N0!!!!
Config SIOE!!!!!  Skt%d TB3-TA1-TA3-N1!!!!
Config SIOE End!!!
 
[%a][%d] [0x%08x]
[%a][%d] This is TA booting!!!
Die Interleave Enable
##########print efuse info about PLL and PG for socket0 ##########
Partial Good info TA Addr[0x9838E030] value = 0x%x
Partial Good info TB Addr[0x9038E030] value = 0x%x
Socket %d Support 64 CoreSocket %d Support 48 Core [Warining]TaSpeedGrade Error,Not Expect Value(0,1,2,3),please check Ta efuse info!!!
[Warining]TbSpeedGrade Error,Not Expect Value(0,1,2,3),please check Tb efuse info!!!
TA Speed Grade value = 0x%x TA Addr[0x9838E224] value = 0x%x
 Max Speed = %a
 2.6G2.5G2.0G3.0GTB Addr[0x9038E224] value = 0x%x
TB Speed Grade value = 0x%x  [Warining] TA TB Max Speed not equal!!!!!!!
Warnning: ArchTimer is %dMHz!!!!!
 
Please Select Totem PLL0 Frequence: Build at %a on %a)
16:54:38Jan 29 2019This Chip is Hi1620 ES **** EC ****!!!
L2ACTLR_EL1 [0x%llx]
L2ACTLR1_EL1 [0x%llx]
SCTLR_EL1 [0x%llx]
ADPS_LLD_DDR_EL1 [0x%llx]
ADPS_LLs_L3_EL1 [0x%llx]
ADPS_LLD_L2_EL1 [0x%llx]
CPUPRFCTLR_EL1 [0x%llx]
Read_s3_1_c15_c7_2 [0x%llx]
 
 
6: BOOT With Totem 2.0GHz, Nimbus 3.0GHz!!!!!!!
 
 
7: BOOT With Totem 2.5GHz, Nimbus 3.0GHz!!!!!!!
 
 
8: BOOT With Totem 2.0GHz, Nimbus 2.8GHz!!!!!!!
 
 
9: BOOT With Totem 2.5GHz, Nimbus 2.8GHz!!!!!!!
 
 
10: BOOT With Totem 2.0GHz, Nimbus 2.6GHz!!!!!!!
 
 
11: BOOT With Totem 2.5GHz, Nimbus 2.6GHz!!!!!!!
Mbigen Config
[%a]:[%dL] MBIX0_VECTOR = 0x%lx
[%a]:[%dL] After: MBIX0_VECTOR = 0x%lx
PlatformGicdInit
GICD Broadcast CONFIG end
TotemA GICD configuration.
This is Ras config.......MainBusCfgPerNode Socket %d
PA Init Socket %d
MN Init......../home/h00375402/source/nemo/master/MdePkg/Library/BaseIoLibIntrinsic/IoLibArm.c((BOOLEAN)(0==1))(Address & 1) == 0(Address & 3) == 0(Address & 7) == 0/home/h00375402/source/nemo/master/MdePkg/Library/BaseMemoryLib/SetMemWrapper.c(Length - 1) <= (0xFFFFFFFFFFFFFFFFULL - (UINTN)Buffer)/home/h00375402/source/nemo/master/MdePkg/Library/BaseMemoryLib/CopyMemWrapper.c(Length - 1) <= (0xFFFFFFFFFFFFFFFFULL - (UINTN)DestinationBuffer)(Length - 1) <= (0xFFFFFFFFFFFFFFFFULL - (UINTN)SourceBuffer)/home/h00375402/source/nemo/master/MdePkg/Library/BaseLib/RShiftU64.cCount < 64/home/h00375402/source/nemo/master/MdePkg/Library/BaseLib/LShiftU64.c/home/h00375402/source/nemo/master/MdePkg/Library/BaseLib/Arm/Unaligned.cBuffer != ((void *) 0)/home/h00375402/source/nemo/master/MdePkg/Library/PeiHobLib/HobLib.cHobList != ((void *) 0)HobStart != ((void *) 0)Hob != ((void *) 0)((MemoryAllocationModule & (0x00001000 - 1)) == 0) && ((ModuleLength & (0x00001000 - 1)) == 0)Guid != ((void *) 0)DataLength <= (0xFFF8 - sizeof (EFI_HOB_GUID_TYPE))Data != ((void *) 0) || DataLength == 0Unaligned FvImage found at 0x%lx:0x%lx, the required alignment is 0x%x
((BaseAddress & (0x00001000 - 1)) == 0) && ((Length & (0x00001000 - 1)) == 0)ASSERT [%a] %a(%d): %a
/home/h00375402/source/nemo/master/MdePkg/Library/BaseDebugLibSerialPort/DebugLib.cFormat != ((void *) 0)/home/h00375402/source/nemo/master/ArmPkg/Library/ArmArchTimerLib/ArmArchTimerLib.c(_gPcd_FixedAtBuild_PcdArmArchTimerFreqInHz/1000000U)ArmGenericTimerGetTimerFreq () != 0ARM Architectural Timer is not available in the CPU, hence this library cannot be used.
 PageAttributeToGcdAttribute: PageAttributes:0x%lX not supported.
/home/h00375402/source/nemo/master/ArmPkg/Library/ArmMmuLib/AArch64/ArmMmuLibCore.c!EFI_ERROR (((RETURN_STATUS)(0x8000000000000000ULL | (2))))MemoryTable != ((void *) 0)TopBit != 0ArmConfigureMmu: The MaxAddress 0x%lX is not supported by this MMU configuration.
TranslationTableAttribute == ARM_MEMORY_REGION_ATTRIBUTE_WRITE_BACK || TranslationTableAttribute == ARM_MEMORY_REGION_ATTRIBUTE_NONSECURE_WRITE_BACK/home/h00375402/source/nemo/master/ArmPkg/Library/ArmMmuLib/AArch64/ArmMmuPeiLibConstructor.cFileHandle != ((void *) 0)ArmMmuLib: skipping cache maintenance on XIP PEIM
ArmMmuLib: performing cache maintenance on shadowed PEIM
/home/h00375402/source/nemo/master/edk2-platforms/Silicon/Hisilicon/Library/ArmPlatformLibHisilicon/ArmPlatformLibMem.cVirtualMemoryMap != ((void *) 0)(Index + 1) <= 32[%a]:[%dL] discriptor count=%d
ArmPlatformGetVirtualMemoryMap          bþ      
*! #/;G%2?]]]]]]]]]]]]]LYfs€š§´ÁÎÛèõ)6CP|‰–£°½Ê×ä                     ResetMpSocketssssDeresetMpCore€ j ¨aè N*>I°A5˜:xÎ7@Ô0g+JÚ)Ð'UŸ$˜ƒ#`     (
j
Lð
çu ¢¸ € jsj¥®DeresetMpSocketxðPResetSevenMpCoreîö°F°ŠJ°F`'ž°Feò°F°F°F`ž™°FÜí $04d@pDtP`T $04ResetAllSlaveCoreResetMpCore<x(ð0P"UUUUUUUUUUVV¬¬CheckProcessorExecuteStatus1MultiProcessorParallelExecuteMemoryInitPlease select test version:0. normal version, default1. 72 hours test2. UT test3. ST testYou select %c 
S%d C%d does not support 1600 or lower!
S%d C%d don't allow mix dimm!
There is no Dimm in this system!!!
[DdrFreqIdx: %d  Tck:%d]
Skt[%d] Ch[%d] maxPORFreqIdx = %d
PORFreqTable result(max system ddr frequency):
pGblData->PllFreqIdx       = %d
pGblData->DdrFreqIdx       = %d
pGblData->Tck              = %d
pGblData->Freq             = %d
>>>S%d-C%d-D%d rank num not support 
>>>S%d-C%d-D%d invalid sdram width [0x%x]
DDR4UDIMMSODIMMOtherLRDIMMRead SPD [Skt:%d Port:%d SlaveAddr:0x%x]
>>>S%d-C%d-D%d SPD_KEY_BYTE: %a
>>>S%d-C%d-D%d is empty or dram device not support.
>>>S%d-C%d-D%d SPD_KEY_BYTE2: %a
>>>S%d-C%d-D%d SPD_MODULE_ORG_DDR4: 0x%x
>>>S%d-C%d-D%d SPD_MIN_TCK_DDR4: 0x%x
>>>S%d-C%d-D%d SPD_MAX_TCK_DDR4: 0x%x
>>>S%d-C%d-D%d SPD_FTB_MIN_TCK_DDR4: 0x%x
>>>S%d-C%d-D%d speed %d, tCK : %d 
>>>[Warning]S%d-C%d-D%d does not support 1333 or lower!
       IDT                Hynix              Micron             Samsung           Kingston            Elpida            Agilent             Inphi              Ramaxel             %04x             NO DIMM      |
|      |       Montage                        | %6dGB(%dRX%d)    |       %4d        |     ww%02x20%02x      |%c       Mapout      |PHY_PLL_OBS_0/1 lock Error!!
PHY_PLL_OBS_2/3 lock Error!!
PHY_PLL_OBS_4/5 lock Error!!
PHY_PLL_OBS_6 lock Error!!
S%d.C%d: PHY PLL Ready!
dimm_sch_gap_rd:0x%x
DieNum3DS is out of range!!!
DieNumber of 3DS is out of range!!!
Skt%d.Ch%d.Dimm%d.Rank%d: wodt:0x%04x; rodt:0x%04x
Skt:%d  Ch:%d  Dimm:%d  3DS DramCapacity:%d
 
3DS trfc_dlr is out of range!!!
S%d.C%d: rnk_trtw  = 0x%04x
S%d.C%d: dimm_trtw  = 0x%04x
AcPipeNum:%d
 
Error: phyif_tim_rodt is out of range : %d
Error: phyif_tim_wdda is out of range : %d
Error: (phyif_tim_rden + ac_pipe_num) is out of range!!!Error: phyif_tim_wden is out of range : %d
Error: (phyif_tim_rdcs + ac_pipe_num) is out of range!!!Error: phyif_tim_wdcs is out of range : %d
S%d.C%d: pd_en  = 0x%04x
S%d.C%d: pd_prd = 0x%04x
S%d.C%d: lp_en      = 0x%04x
S%d.C%d: tlp_wakeup = 0x%04x
S%d.C%d: tlp_resp   = 0x%04x
S%d.C%d: twcke      = 0x%04x
S%d.C%d: aref_opt       = 0x%04x
S%d.C%d: aref_dual_rank = 0x%04x
S%d.C%d: pstpnd_level   = 0x%04x
S%d.C%d: phyupd_level   = 0x%04x
S%d.C%d: aref_alarm_num = 0x%04x
S%d.C%d: alm_rnkcnt_lvl = 0x%04x
S%d.C%d: alm_pstpnd_lvl = 0x%04x
S%d.C%d: ecc_en          = 0x%04x
S%d.C%d: eccwb_en        = 0x%04x
S%d.C%d: ecc_msk         = 0x%04x
S%d.C%d: ras_en          = 0x%04x
S%d.C%d: ras_bps         = 0x%04x
S%d.C%d: poison_en       = 0x%04x
S%d.C%d: poison_chk_type = 0x%04x
S%d.C%d: win_size      = 0x%04x
S%d.C%d: closd_hit_lvl = 0x%04x
S%d.C%d: open_miss_lvl = 0x%04x
S%d.C%d: win_mode      = 0x%04x
S%d.C%d: adapt_pg_en   = 0x%04x
S%d.C%d: clk_ratio         = 0x%04x
S%d.C%d: clk_ratio2        = 0x%04x
S%d.C%d: cmd_clkon         = 0x%04x
S%d.C%d: data_clkon        = 0x%04x
S%d.C%d: func_clkon        = 0x%04x
S%d.C%d: apre_en           = 0x%04x
S%d.C%d: exmbist_clkon     = 0x%04x
S%d.C%d: intlv_en          = 0x%04x
S%d.C%d: addr_mode         = 0x%04x
S%d.C%d: hdr_mode          = 0x%04x
S%d.C%d: wr_intlv_en       = 0x%04x
S%d.C%d: rdcmd_rush_th     = 0x%04x
S%d.C%d: wrap_noreorder_en = 0x%04x
S%d.C%d: openpage_time = 0x%04x
S%d.C%d: rank_disable  = 0x%04x
S%d.C%d: tpl             = 0x%04x
S%d.C%d: tcal            = 0x%04x
S%d.C%d: rank_isolate    = 0x%04x
S%d.C%d: rank_intlv_gran = 0x%04x
S%d.C%d: dram_type     = 0x%04x
S%d.C%d: mem_width     = 0x%04x
S%d.C%d: brstlen2      = 0x%04x
S%d.C%d: brstlen       = 0x%04x
S%d.C%d: wr_2t_pre     = 0x%04x
S%d.C%d: rd_2t_pre     = 0x%04x
S%d.C%d: cmd_2t_en     = 0x%04x
S%d.C%d: bc_en         = 0x%04x
S%d.C%d: scramb_en     = 0x%04x
S%d.C%d: crc_en        = 0x%04x
S%d.C%d: zqc_en        = 0x%04x
S%d.C%d: rank_mode     = 0x%04x
S%d.C%d: ras_dev_x8_x4 = 0x%04x
S%d.C%d: bank_xor      = 0x%04x
S%d.C%d: bank_mode     = 0x%04x
S%d.C%d: parity_en       = 0x%04x
S%d.C%d: cke_share_map   = 0x%04x
S%d.C%d: par_dly         = 0x%04x
S%d.C%d: dimm_sch_gap_wr = 0x%04x
S%d.C%d: dimm_sch_gap_rd = 0x%04x
S%d.C%d: rnk_grp_pos     = 0x%04x
S%d.C%d: mem_col       = 0x%04x
S%d.C%d: lg_rank       = 0x%04x
S%d.C%d: mem_bank      = 0x%04x
S%d.C%d: mem_bankgroup = 0x%04x
S%d.C%d: total_vol     = 0x%04x
S%d.C%d: rank          = 0x%04x
S%d.C%d: mem_row       = 0x%04x
S%d.C%d: tras   = 0x%04x
S%d.C%d: trc    = 0x%04x
S%d.C%d: trcd   = 0x%04x
S%d.C%d: trp_pb = 0x%04x
S%d.C%d: trrd   = 0x%04x
S%d.C%d: tmrd   = 0x%04x
S%d.C%d: tcl  = 0x%04x
S%d.C%d: twl  = 0x%04x
S%d.C%d: trtw = 0x%04x
S%d.C%d: tsre = 0x%04x
S%d.C%d: taref = 0x%04x
S%d.C%d: tfaw  = 0x%04x
S%d.C%d: twtr  = 0x%04x
S%d.C%d: tcke  = 0x%04x
S%d.C%d: trtp    = 0x%04x
S%d.C%d: txard   = 0x%04x
S%d.C%d: taond   = 0x%04x
S%d.C%d: tzqinit = 0x%04x
S%d.C%d: tzq_prd = 0x%04x
S%d.C%d: tmod      = 0x%04x
S%d.C%d: trodt_ext = 0x%04x
S%d.C%d: twr       = 0x%04x
S%d.C%d: tzqcs     = 0x%04x
S%d.C%d: trnk2rnk  = 0x%04x
S%d.C%d: tdqsck    = 0x%04x
S%d.C%d: twodt_ext = 0x%04x
S%d.C%d: tcksre   = 0x%04x
S%d.C%d: tcksrx   = 0x%04x
S%d.C%d: tccd_l   = 0x%04x
S%d.C%d: twtr_l   = 0x%04x
S%d.C%d: trrd_l   = 0x%04x
S%d.C%d: tccd_nsr = 0x%04x
S%d.C%d: tccd_nsw = 0x%04x
S%d.C%d: rnk_twtr  = 0x%04x
S%d.C%d: rnk_twtw  = 0x%04x
S%d.C%d: rnk_trtr  = 0x%04x
S%d.C%d: dimm_twtw = 0x%04x
S%d.C%d: dimm_trtr = 0x%04x
S%d.C%d: trp_ab  = 0x%04x
S%d.C%d: trfc_ab = 0x%04x
S%d.C%d: phyif_tim_wden = 0x%04x
S%d.C%d: phyif_tim_rodt = 0x%04x
S%d.C%d: phyif_tim_wodt = 0x%04x
S%d.C%d: phyif_tim_oven = 0x%04x
S%d.C%d: phyif_tim_rden = 0x%04x
S%d.C%d: phyif_tim_rdcs = 0x%04x
S%d.C%d: phyif_tim_wdda = 0x%04x
S%d.C%d: phyif_tim_wdcs = 0x%04x
S%d.C%d: phyupd_n_pre_type = 0x%04x
S%d.C%d: phyupd_n_pre      = 0x%04x
S%d.C%d: wr_busy_dly       = 0x%04x
S%d.C%d: phy_upden         = 0x%04x
S%d.C%d: trdlat            = 0x%04x
S%d.C%d: phy_zqen          = 0x%04x
S%d.C%d: rcv_pdr           = 0x%04x
S%d.C%d: wait_en           = 0x%04x
Tsensor: %d.%d    
AC PVTP = 0x%02x PVTN = 0x%02x PVTR = 0x%02x Temp: %d
DX PVTP = 0x%02x PVTN = 0x%02x PVTR = 0x%02x Temp: %d
BYTE %d  : PHY_DATA_DC_DQS_CLK_ADJUST_0 = 0x%x
BYTE %d  : PHY_DATA_DC_DQ0_CLK_ADJUST_0 = 0x%x
BYTE %d  : PHY_DATA_DC_DQ1_CLK_ADJUST_0 = 0x%x
BYTE %d  : PHY_DATA_DC_DQ2_CLK_ADJUST_0 = 0x%x
BYTE %d  : PHY_DATA_DC_DQ3_CLK_ADJUST_0 = 0x%x
BYTE %d  : PHY_DATA_DC_DQ4_CLK_ADJUST_0 = 0x%x
BYTE %d  : PHY_DATA_DC_DQ5_CLK_ADJUST_0 = 0x%x
BYTE %d  : PHY_DATA_DC_DQ6_CLK_ADJUST_0 = 0x%x
BYTE %d  : PHY_DATA_DC_DQ7_CLK_ADJUST_0 = 0x%x
BYTE %d  : PHY_DATA_DC_DM_CLK_ADJUST_0 = 0x%x
PHY_CLK_DC_ADJUST_0 = 0x%x
PHY_CLK_DC_ADJUST_1 = 0x%x
PHY_CLK_DC_ADJUST_2 = 0x%x
PHY_CLK_DC_ADJUST_3 = 0x%x
BYTE %d PTR %d: PHY_FIFO_PTR_OBS_0 = 0x%x
BYTE %d  Lower Nibble: PHY_RDDQS_BASE_SLV_DLY_ENC_OBS_0 = 0x%x
BYTE %d  Upper Nibble: PHY_RDDQS_BASE_SLV_DLY_ENC_OBS_0 = 0x%x
BYTE %d  D%d: PHY_RDDQ_SLV_DLY_ENC_OBS_0 = 0x%x
BYTE %d DQS/VREFL%d: PHY_RDDQS_DQ_FALL_ADDER_SLV_DLY_ENC_OBS_0 = 0x%x
BYTE %d DQS/VREFH%d: PHY_RDDQS_DQ_FALL_ADDER_SLV_DLY_ENC_OBS_0 = 0x%x
BYTE %d DQS/VREFL%d: PHY_RDDQS_DQ_RISE_ADDER_SLV_DLY_ENC_OBS_0 = 0x%x
BYTE %d DQS/VREFH%d: PHY_RDDQS_DQ_RISE_ADDER_SLV_DLY_ENC_OBS_0 = 0x%x
BYTE %d  Lower Nibble: PHY_RDDQS_GATE_SLV_DLY_ENC_OBS_0 = 0x%x
BYTE %d  Upper Nibble: PHY_RDDQS_GATE_SLV_DLY_ENC_OBS_0 = 0x%x
BYTE %d D%d: PHY_WR_ADDER_SLV_DLY_ENC_OBS_0 = 0x%x
BYTE %d  Lower Nibble: PHY_WRDQ_BASE_SLV_DLY_ENC_OBS_0 = 0x%x
BYTE %d  Upper Nibble: PHY_WRDQ_BASE_SLV_DLY_ENC_OBS_0 = 0x%x
BYTE %d  Upper Nibble: PHY_WRDQS_BASE_SLV_DLY_ENC_OBS_0 = 0x%x
 
Socket %d  Channel%d: Phy init info:
PHY_CAL_RESULT_OBS_0 = 0x%x
PHY_CAL_RESULT_OBS_1 = 0x%x
PHY_CAL_RESULT3_OBS_0 = 0x%x
PHY_CAL_RESULT3_OBS_1 = 0x%x
PHY_CAL_RESULT4_OBS_0 = 0x%x
PHY_CAL_RESULT4_OBS_1 = 0x%x
PHY_CAL_RESULT5_OBS_0 = 0x%x
PHY_CAL_RESULT5_OBS_1 = 0x%x
PHY_CAL_RESULT6_OBS_0 = 0x%x
PHY_CAL_RESULT6_OBS_1 = 0x%x
BYTE %d  : PHY_RX_CAL_OBS_0 = 0x%x
BYTE %d  : PHY_RX_CAL_LOCK_OBS_0 = 0x%x
alert_n = 0x%x
PHY_ADRCTL_MASTER_DLY_LOCK_OBS = 0x%x
BYTE %d  : PHY_MASTER_DLY_LOCK_OBS_0 = 0x%x
S%d.C%d: phy_init_complete Error!
S%d.C%d: dfi_init_complete              = 0x%04x
S%d.C%d: PHY_PER_RANK_CS_MAP_0              = 0x%04x
S%d.C%d: PHY_PER_CS_TRAINING_MULTICAST_EN_0 = 0x%04x
S%d.C%d: PHY_PER_CS_TRAINING_EN_0 = 0x%04x
S%d.C%d: PHY_DQ_IE_TIMING_0       = 0x%04x
S%d.C%d: PHY_HS_DDR4_0          = 0x%04x
S%d.C%d: PHY_TWO_CYC_PREAMBLE_0 = 0x%04x
S%d.C%d: PHY_DQS_RATIO_X8_0 = 0x%04x
S%d.C%d: PHY_DBI_MODE_0 = 0x%04x
S%d.C%d: PHY_CA_PARITY_ERR_PULSE_MIN = 0x%04x
S%d.C%d: PHY_ERR_MASK_EN             = 0x%04x
S%d.C%d: PHY_ERR_IE      = 0x%04x
S%d.C%d: PHY_UPDATE_MASK = 0x%04x
S%d.C%d: PHY_GATE_ERROR_DELAY_SELECT_0 = 0x%04x
S%d.C%d: PHY_INIT_UPDATE_CONFIG         = 0x%04x
S%d.C%d: PHY_DDL_TRACK_UPD_THRESHOLD_AC = 0x%04x
S%d.C%d: PHY_DFI_PHYUPD_TYPE = 0x%04x
S%d.C%d: PHY_DDL_TRACK_UPD_THRESHOLD_0 = 0x%04x
S%d.C%d: PHY_ADRCTL_MASTER_DELAY_START = 0x%04x
S%d.C%d: PHY_ADRCTL_MASTER_DELAY_STEP  = 0x%04x
S%d.C%d: PHY_ADRCTL_MASTER_DELAY_WAIT  = 0x%04x
S%d.C%d: PHY_ADRCTL_MASTER_DELAY_HALF_MEASURE = 0x%04x
S%d.C%d: PHY_MASTER_DELAY_START_0 = 0x%04x
S%d.C%d: PHY_MASTER_DELAY_STEP_0  = 0x%04x
S%d.C%d: PHY_MASTER_DELAY_WAIT_0         = 0x%04x
S%d.C%d: PHY_MASTER_DELAY_HALF_MEASURE_0 = 0x%04x
S%d.C%d: PHY_DQS_IE_TIMING_0 = 0x%04x
S%d.C%d: PHY_IE_MODE_0       = 0x%04x
S%d.C%d: PHY_X4_DQ_IE_TIMING_0 = 0x%04x
S%d.C%d: PHY_X4_DQS_IE_TIMING_0 = 0x%04x
S%d.C%d: PHY_RDDQS_DQ0_RISE_SLAVE_DELAY_0 = 0x%04x
S%d.C%d: PHY_RDDQS_DQ0_FALL_SLAVE_DELAY_0 = 0x%04x
S%d.C%d: PHY_RDDQ0_SLAVE_DELAY_0 = 0x%04x
S%d.C%d: PHY_RDDQ1_SLAVE_DELAY_0 = 0x%04x
S%d.C%d: PHY_RDDQ2_SLAVE_DELAY_0 = 0x%04x
S%d.C%d: PHY_RDDATA_EN_IE_DLY_0 = 0x%04x
S%d.C%d: PHY_RDDATA_EN_DLY_0    = 0x%04x
S%d.C%d: PHY_RDDQS_LATENCY_ADJUST_0   = 0x%04x
S%d.C%d: PHY_RDDQS_GATE_SLAVE_DELAY_0 = 0x%04x
S%d.C%d: PHY_X4_RDDQS_LATENCY_ADJUST_0   = 0x%04x
S%d.C%d: PHY_X4_RDDQS_GATE_SLAVE_DELAY_0 = 0x%04x
S%d.C%d: PHY_RPTR_UPDATE_0 = 0x%04x
S%d.C%d: PHY_FIXED_RPTR_UPDATE_0 = 0x%04x
S%d.C%d: PHY_FIXED_RPTR_ENABLE_0 = 0x%04x
S%d.C%d: PHY_X4_RPTR_UPDATE_0 = 0x%04x
S%d.C%d: PHY_DQ_OE_TIMING_0  = 0x%04x
S%d.C%d: PHY_DQS_OE_TIMING_0 = 0x%04x
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S%d.C%d: PHY_X4_DQS_OE_TIMING_0 = 0x%04x
S%d.C%d: PHY_CLK_WRDQ0_SLAVE_DELAY_0 = 0x%04x
S%d.C%d: PHY_CLK_WRDM_SLAVE_DELAY_0  = 0x%04x
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S%d.C%d: PHY_X4_CLK_WRDQS_SLAVE_DELAY_0 = 0x%04x
S%d.C%d: PHY_RDDATA_EN_TSEL_DLY_0 = 0x%04x
S%d.C%d: PHY_DQ_TSEL_ENABLE_0 = 0x%04x
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S%d.C%d: PHY_X4_DQ_TSEL_RD_TIMING_0 = 0x%04x
S%d.C%d: PHY_DQS_TSEL_ENABLE_0 = 0x%04x
S%d.C%d: PHY_DQS_TSEL_SELECT_0 = 0x%04x
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S%d.C%d: PHY_X4_DQS_TSEL_WR_TIMING_0 = 0x%04x
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S%d.C%d: PHY_DATA_DC_DQ7_CLK_ADJUST_0 = 0x%04x
S%d.C%d: PHY_DATA_DC_DM_CLK_ADJUST_0  = 0x%04x
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S%d.C%d: PHY_CLK_DC_ADJUST_2 = 0x%04x
S%d.C%d: PHY_CLK_DC_ADJUST_3 = 0x%04x
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S%d.C%d: PHY_RX_CAL_DFE_EN_0 = 0x%04x
S%d.C%d: PHY_RX_CAL_DISABLE_0 = 0x%04x
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S%d.C%d: PHY_CAL_INTERVAL_COUNT_1 = 0x%04x
S%d.C%d: PHY_CAL_CLK_SELECT_1  = 0x%04x
S%d.C%d: PHY_CAL_SAMPLE_WAIT_1 = 0x%04x
S%d.C%d: PHY_CAL_SETTLING_PRD_1 = 0x%04x
S%d.C%d: PHY_CAL_CPTR_CNT_1 = 0x%04x
S%d.C%d: PHY_CAL_SW_CAL_CFG_1 = 0x%04x
S%d.C%d: PHY_CAL_RANGE_PASS1_PU_MIN_DELTA_0 = 0x%04x
S%d.C%d: PHY_CAL_RANGE_PASS1_PD_MIN_DELTA_0 = 0x%04x
S%d.C%d: PHY_CAL_RANGE_PASS1_RX_MIN_DELTA_0 = 0x%04x
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S%d.C%d: PHY_CAL_RANGE_PASS1_PD_MAX_DELTA_0 = 0x%04x
S%d.C%d: PHY_CAL_RANGE_PASS1_RX_MAX_DELTA_0 = 0x%04x
S%d.C%d: PHY_CAL_RANGE_PASS1_PU_MIN_DELTA_1 = 0x%04x
S%d.C%d: PHY_CAL_RANGE_PASS1_PD_MIN_DELTA_1 = 0x%04x
S%d.C%d: PHY_CAL_RANGE_PASS1_RX_MIN_DELTA_1 = 0x%04x
S%d.C%d: PHY_CAL_RANGE_PASS1_PU_MAX_DELTA_1 = 0x%04x
S%d.C%d: PHY_CAL_RANGE_PASS1_PD_MAX_DELTA_1 = 0x%04x
S%d.C%d: PHY_CAL_RANGE_PASS1_RX_MAX_DELTA_1 = 0x%04x
S%d.C%d: PHY_PAD_FDBK_DRIVE_0 = 0x%04x
S%d.C%d: PHY_PAD_FDBK_DRIVE2_0 = 0x%04x
S%d.C%d: PHY_PAD_FDBK_DRIVE_1 = 0x%04x
S%d.C%d: PHY_PAD_X4_FDBK_DRIVE_0 = 0x%04x
S%d.C%d: PHY_PAD_X4_FDBK_DRIVE2_0 = 0x%04x
S%d.C%d: PHY_PAD_X4_FDBK_DRIVE_1 = 0x%04x
S%d.C%d: PHY_PAD_X4_FDBK_DRIVE2_1 = 0x%04x
S%d.C%d: PHY_PAD_DQS_DRIVE_0 = 0x%04x
S%d.C%d: PHY_PAD_DQS_DRIVE_1 = 0x%04x
S%d.C%d: PHY_PAD_DATA_DRIVE_0 = 0x%04x
S%d.C%d: PHY_PAD_DATA_DRIVE_1 = 0x%04x
S%d.C%d: PHY_PAD_ADDR_DRIVE_0 = 0x%04x
S%d.C%d: PHY_PAD_ADDR_DRIVE2_0 = 0x%04x
S%d.C%d: PHY_PAD_ADDR_DRIVE_1 = 0x%04x
S%d.C%d: PHY_PAD_ADDR_DRIVE2_1 = 0x%04x
S%d.C%d: PHY_PAD_CLK_DRIVE_0 = 0x%04x
S%d.C%d: PHY_PAD_CLK_DRIVE2_0 = 0x%04x
S%d.C%d: PHY_PAD_CLK_DRIVE_1 = 0x%04x
S%d.C%d: PHY_PAD_CLK_DRIVE2_1 = 0x%04x
S%d.C%d: PHY_PAD_ERR_DRIVE_0 = 0x%04x
S%d.C%d: PHY_PAD_ERR_DRIVE2_0 = 0x%04x
S%d.C%d: PHY_PAD_ERR_DRIVE_1 = 0x%04x
S%d.C%d: PHY_PAD_ERR_DRIVE2_1 = 0x%04x
S%d.C%d: PHY_PAD_CKE_DRIVE_0 = 0x%04x
S%d.C%d: PHY_PAD_CKE_DRIVE2_0 = 0x%04x
S%d.C%d: PHY_PAD_CKE_DRIVE_1 = 0x%04x
S%d.C%d: PHY_PAD_CKE_DRIVE2_1 = 0x%04x
S%d.C%d: PHY_PAD_RST_DRIVE_0 = 0x%04x
S%d.C%d: PHY_PAD_RST_DRIVE2_0 = 0x%04x
S%d.C%d: PHY_PAD_RST_DRIVE_1 = 0x%04x
S%d.C%d: PHY_PAD_RST_DRIVE2_1 = 0x%04x
S%d.C%d: PHY_PAD_CS_DRIVE_0 = 0x%04x
S%d.C%d: PHY_PAD_CS_DRIVE2_0 = 0x%04x
S%d.C%d: PHY_PAD_CS_DRIVE_1 = 0x%04x
S%d.C%d: PHY_PAD_CS_DRIVE2_1 = 0x%04x
S%d.C%d: PHY_PAD_ODT_DRIVE_0 = 0x%04x
S%d.C%d: PHY_PAD_ODT_DRIVE2_0 = 0x%04x
S%d.C%d: PHY_PAD_ODT_DRIVE_1 = 0x%04x
S%d.C%d: PHY_PAD_ODT_DRIVE2_1 = 0x%04x
S%d.C%d: PHY_DSLICE_PAD_BOOSTPN_SETTING_0 = 0x%04x
S%d.C%d: PHY_DSLICE_PAD_RX_CTLE_SETTING_0 = 0x%04x
S%d.C%d: PHY_DSLICE_X4_PAD_BOOSTPN_SETTING_0 = 0x%04x
S%d.C%d: PHY_DSLICE_X4_PAD_RX_CTLE_SETTING_0 = 0x%04x
S%d.C%d: PHY_PAD_VREF_CTRL_AC = 0x%04x
S%d.C%d: PHY_FDBK_PAD_VREF_CTRL_0 = 0x%04x
S%d.C%d: PHY_PAD_VREF_CTRL_DQ_0   = 0x%04x
S%d.C%d: PHY_PAD_VREF_CTRL_DQ_H_0 = 0x%04x
S%d.C%d: PHY_X4_PAD_VREF_CTRL_DQ_0   = 0x%04x
S%d.C%d: PHY_X4_PAD_VREF_CTRL_DQ_H_0 = 0x%04x
S%d.C%d: PHY_GRP_SLAVE_DELAY_0 = 0x%04x
S%d.C%d: PHY_GRP_SLAVE_DELAY_1 = 0x%04x
S%d.C%d: PHY_DQ_FFE_0 = 0x%04x
S%d.C%d: PHY_DQS_FFE_0    = 0x%04x
S%d.C%d: PHY_X4_DQ_FFE_0  = 0x%04x
S%d.C%d: PHY_X4_DQS_FFE_0 = 0x%04x
S%d.C%d: PHY_DFE_EN_0 = 0x%04x
S%d.C%d: PHY_DFE_INIT_FALL_DATA_0 = 0x%04x
S%d.C%d: PHY_LP_WAKEUP  = 0x%04x
S%d.C%d: PHY_LS_IDLE_EN = 0x%04x
S%d.C%d: PHY_LP_CTRLUPD_CNTR_CFG = 0x%04x
S%d.C%d: PHY_GTLVL_CAPTURE_CNT_0   = 0x%04x
S%d.C%d: PHY_GTLVL_UPDT_WAIT_CNT_0 = 0x%04x
S%d.C%d: PHY_GTLVL_RESP_WAIT_CNT_0 = 0x%04x
S%d.C%d: PHY_GTLVL_DLY_STEP_0      = 0x%04x
S%d.C%d: PHY_GTLVL_FINAL_STEP_0    = 0x%04x
S%d.C%d: PHY_GTLVL_BACK_STEP_0     = 0x%04x
S%d.C%d: PHY_WRLVL_CAPTURE_CNT_0   = 0x%04x
S%d.C%d: PHY_WRLVL_UPDT_WAIT_CNT_0 = 0x%04x
S%d.C%d: PHY_WRLVL_DLY_STEP_0      = 0x%04x
S%d.C%d: PHY_WRLVL_RESP_WAIT_CNT_0 = 0x%04x
S%d.C%d: DqDly = 0x%04x
S%d.C%d.D%d: Write F0RC%02X = 0x%02X
S%d.C%d RC02: 0x%02x
S%d.C%d RC03: 0x%02x
S%d.C%d RC04: 0x%02x
S%d.C%d RC05: 0x%02x
S%d.C%d RC08: 0x%02x
S%d.C%d RC09: 0x%02x
S%d.C%d RC0A: 0x%02x
S%d.C%d RC0D: 0x%02x
S%d.C%d RC0F: 0x%02x
Warning:Freq unsupported S%d.C%d: Freq = %d
S%d.C%d RC3X: 0x%02x
 
!!!!! Warning : tCCD_L is out of range, and MR6: A12:A10 get default number(0x3) !!!!!
 
!!!!! Warning : CWL is out of range, and MR2: A5:A3 get default number(0x28) !!!!!
 
!!!!! Warning : WR or RTP is out of range, and MR0: A13,A11:A9 get default number(0x600) !!!!!
 
!!!!! Warning : CAS Latency is out of range, and MR0: A12,A6:A4,A2 get default number(0x1034) !!!!!
S%d.C%d.D%d.R%d: MR0 = 0x%04X
S%d.C%d.D%d.R%d: MR1 = 0x%04X
S%d.C%d.D%d.R%d: MR2 = 0x%04X
S%d.C%d.D%d.R%d: MR3 = 0x%04X
S%d.C%d.D%d.R%d: MR4 = 0x%04X
S%d.C%d.D%d.R%d: MR5 = 0x%04X
S%d.C%d.D%d.R%d: MR6 = 0x%04X
S%d.C%d.D%d.R%d: DRAM RttWr = %d, RttNom = %d, RttPark = %d
S%d.C%d: slot_block    = 0x%04x
S%d.C%d: hpc_bypass    = 0x%04x
S%d.C%d: hpc_depth     = 0x%04x
S%d.C%d: hpc_que_depth = 0x%04x
S%d.C%d: hpc_flush_en  = 0x%04x
S%d.C%d: aref_bp_en    = 0x%04x
S%d.C%d: fwd_en        = 0x%04x
S%d.C%d: empty_rint_num  = 0x%04x
S%d.C%d: empty_group_lvl = 0x%04x
S%d.C%d: nogrp_lvll      = 0x%04x
S%d.C%d: nogrp_lvlh      = 0x%04x
S%d.C%d: wrcmd_acc_lth    = 0x%04x
S%d.C%d: wrcmd_acc_th     = 0x%04x
S%d.C%d: rdcmd_acc_th     = 0x%04x
S%d.C%d: wrflush_rdcmd_th = 0x%04x
S%d.C%d: wr_alfull        = 0x%04x
S%d.C%d: wr_alempty       = 0x%04x
S%d.C%d: hpg_type_en      = 0x%04x
S%d.C%d: rnk_suc_burst  = 0x%04x
S%d.C%d: rnk_suc_en     = 0x%04x
S%d.C%d: rnk_wr_timeout = 0x%04x
S%d.C%d: rnk_rd_timeout = 0x%04x
S%d.C%d: hpg_rank_en    = 0x%04x
S%d.C%d: rdcmd_full_burst = 0x%04x
S%d.C%d: wrcmd_full_burst = 0x%04x
S%d.C%d: rdcmd_full_bank  = 0x%04x
S%d.C%d: wrcmd_full_bank  = 0x%04x
S%d.C%d: hpg_rowhit_num   = 0x%04x
S%d.C%d: hpg_sw_req_num   = 0x%04x
S%d.C%d: hpg_bank_en      = 0x%04x
S%d.C%d: timeout_period     = 0x%04x
S%d.C%d: timeout_en         = 0x%04x
S%d.C%d: green_en           = 0x%04x
S%d.C%d: timer_base         = 0x%04x
S%d.C%d: adapt_period       = 0x%04x
S%d.C%d: wrcmd_adapt_en     = 0x%04x
S%d.C%d: rdcmd_adapt_en     = 0x%04x
S%d.C%d: wrcmd_pri_set      = 0x%04x
S%d.C%d: s2_pri_ignore      = 0x%04x
S%d.C%d: guard_bg_en        = 0x%04x
S%d.C%d: allque_balance_lvl = 0x%04x
S%d.C%d: cmd_clk_on     = 0x%04x
S%d.C%d: grp_clk_on     = 0x%04x
S%d.C%d: mem_bankgroup  = 0x%04x
S%d.C%d: addr_conf_mask = 0x%04x
S%d.C%d: addr_conf_mode = 0x%04x
S%d.C%d: burst_ratio    = 0x%04x
S%d.C%d: fwd_mode       = 0x%04x
S%d.C%d: dmc_pri_ignore       = 0x%04x
S%d.C%d: dmc_timeout_en       = 0x%04x
S%d.C%d: dmc_timeout_cnt1       = 0x%04x
S%d.C%d: dmc_timeout_cnt0       = 0x%04x
Start TestRegister:
[%d]DDRC_DMC_CFG_SFC_MASK0_REG TestRegister Error!! [0x%x]read data: 0x%x
[%d]DDRC_RASC_CFG_RES0_REG TestRegister Error!! [0x%x]read data: 0x%x
[%d]DDRC_HSPHY_2430_REG TestRegister Error!! [0x%x]read data: 0x%x
[%d]DDRC_HSPHY_CTRL_LVL_PATTERN0_REG TestRegister Error!! [0x%x]read data: 0x%x
TestRegister OK! 
MEM_SETUP
  DdrFreqIdx: %d
  Cmd2tEn: %d
  PllBypass: %d
  Rd2tPreEn: %d
  Wr2tPreEn: %d
  RdDbiEn: %d
  WrDbiEn: %d
  CrcEn: %d
  CalModeEn: %d
  ScrambEn: %d
  ParityEn: %d
  DramParityEn: %d
  NegWLEn: %d
  ClkRatio: %d
  DfeEn: %d
MEM_VAR
DDR_CHANNEL %d
  MemSize: 0x%X
  RankPresent: 0x%X
  CurrDimmNum: 0x%X
  CurrRankNum: 0x%X
  RcdDly: %d
  IoIeDly: %d
  CfgTiming2: 0x%08X
  ComTiming:
    nRRD:  %02d
    nRCD:  %02d
    nRC:   %02d
    nRAS:  %02d
    nWL:   %02d
    nCL:   %02d
    nCAL:  %02d
    nDBI:  %02d
    nWTR:  %02d
    nFAW:  %02d
    nRTP:  %02d
    nWR:   %02d
    nRRDL: %02d
    nWTRL: %02d
    nCCDL: %02d
    nRP:   %02d
    nRFC:  %03d
    CasSupRange: %d
    CasSup: %d
  DDR_DIMM %d
    DramType: 0x%X
    DramWidth: 0x%X
    ModuleType: 0x%X
    AddrMirror: 0x%X
    DimmFreq: 0x%X
    MinTck: 0x%X
    DramCapacity: 0x%X
    BgNum: 0x%X
    BaNum: 0x%X
    RowBits: 0x%X
    ColBits: 0x%X
    RankNum: 0x%X
    MemBusWidth: 0x%X
    DimmSize: 0x%X
    DimmSpeed: 0x%X
    DDR_RANK %d
      Status: 0x%X
      RttNom: 0x%X
      RttPark: 0x%X
      RttWr: 0x%X
      MR0: 0x%04X
      MR1: 0x%04X
      MR2: 0x%04X
      MR3: 0x%04X
      MR4: 0x%04X
      MR5: 0x%04X
      MR6: 0x%04X
Warning:phyif_tim_wdcs config overflow !RstStatus: 0x%x
[Skt:%d Ch:%d] EnterSref...................................................................Start
[Skt:%d Ch:%d] EnterSref...................................................................End
[Skt:%d Ch:%d] ResetDimm.............................................Start
[Skt:%d Ch:%d] ResetDimm.............................................End
[Skt:%d Ch:%d] DeresetDimm...........................................Start
[Skt:%d Ch:%d] DeresetDimm...........................................End
DramPwRst: 0x%x
DdrRst: 0x%x
[Skt:%d Ch:%d] ExitSref..............................................Start
[Skt:%d Ch:%d] ExitSref..............................................End
[Skt:%d Ch:%d] InitRcd...............................................Start
[Skt:%d Ch:%d] InitRcd...............................................End
[Skt:%d Ch:%d] InitSdram.............................................Start
[Skt:%d Ch:%d] InitSdram.............................................End
[Skt:%d Ch:%d] InitParityChecking....................................Start
[Skt:%d Ch:%d] InitParityChecking....................................End
[Skt:%d Ch:%d] InitDb..........................................Start
[Skt:%d Ch:%d] InitDb..........................................End
[Skt:%d Ch:%d] TestRegister..........................................Start
[Skt:%d Ch:%d] TestRegister..........................................End
[Skt:%d Ch:%d] InitPhyPll............................................Start
[Skt:%d Ch:%d] InitPhyPll............................................End
[Skt:%d Ch:%d] InitDmc...............................................Start
[Skt:%d Ch:%d] InitDmc...............................................End
[Skt:%d Ch:%d] InitHpc...............................................Start
[Skt:%d Ch:%d] InitHpc...............................................End
[Skt:%d Ch:%d] InitPhy...............................................Start
[Skt:%d Ch:%d] InitPhy...............................................End
[Skt:%d Ch:%d] InitDimm..............................................Start
[Skt:%d Ch:%d] InitDimm..............................................END
S%d.C%d Byte%d: DENALI_PHY_114               = 0x%08x
S%d.C%d Byte%d: PHY_RDDQS_LATENCY_ADJUST_0   = 0x%04x
S%d.C%d Byte%d: PHY_RDDQS_GATE_SLAVE_DELAY_0 = 0x%04x
S%d.C%d Byte%d: DENALI_PHY_118                  = 0x%08x
S%d.C%d Byte%d: PHY_X4_RDDQS_LATENCY_ADJUST_0   = 0x%04x
S%d.C%d Byte%d: PHY_X4_RDDQS_GATE_SLAVE_DELAY_0 = 0x%04x
S%d.C%d: DDRC_CFG_DDRMODE = 0x%08x
S%d.C%d: dram_type        = 0x%04x
S%d.C%d: mem_width        = 0x%04x
S%d.C%d: brstlen2         = 0x%04x
S%d.C%d: brstlen          = 0x%04x
S%d.C%d: wr_2t_pre        = 0x%04x
S%d.C%d: rd_2t_pre        = 0x%04x
S%d.C%d: cmd_2t_en        = 0x%04x
S%d.C%d: bc_en            = 0x%04x
S%d.C%d: scramb_en        = 0x%04x
S%d.C%d: crc_en           = 0x%04x
S%d.C%d: zqc_en           = 0x%04x
S%d.C%d: rank_mode        = 0x%04x
S%d.C%d: ras_dev_x8_x4    = 0x%04x
S%d.C%d: bank_xor         = 0x%04x
S%d.C%d: bank_mode        = 0x%04x
S%d.C%d: DDRC_CFG_ECC    = 0x%08x
S%d.C%d: DDRC_CTRL_SREF = 0x%08x
S%d.C%d: sref_done      = 0x%04x
S%d.C%d: sref_req       = 0x%04x
S%d.C%d: DDRC_CFG_OPENPAGE = 0x%08x
S%d.C%d: win_size          = 0x%04x
S%d.C%d: closd_hit_lvl     = 0x%04x
S%d.C%d: open_miss_lvl     = 0x%04x
S%d.C%d: win_mode          = 0x%04x
S%d.C%d: adapt_pg_en       = 0x%04x
S%d.C%d: DDRC_CFG_WORKMODE = 0x%08x
S%d.C%d: DDRC_CFG_WORKMODE2 = 0x%08x
S%d.C%d: openpage_time      = 0x%04x
S%d.C%d: rank_disable       = 0x%04x
S%d.C%d: DDRC_CFG_WORKMODE3 = 0x%08x
S%d.C%d: tpl                = 0x%04x
S%d.C%d: tcal               = 0x%04x
S%d.C%d: rank_isolate       = 0x%04x
S%d.C%d: rank_intlv_gran    = 0x%04x
S%d.C%d: DDRC_CFG_DIMM   = 0x%08x
S%d.C%d: CfgRankVol_0           = 0x%08x
S%d.C%d: RNKVOL_0_mem_col       = 0x%04x
S%d.C%d: RNKVOL_0_lg_rank       = 0x%04x
S%d.C%d: RNKVOL_0_mem_bank      = 0x%04x
S%d.C%d: RNKVOL_0_mem_bankgroup = 0x%04x
S%d.C%d: RNKVOL_0_total_vol     = 0x%04x
S%d.C%d: RNKVOL_0_rank          = 0x%04x
S%d.C%d: RNKVOL_0_mem_row       = 0x%04x
S%d.C%d: CfgRankVol_1           = 0x%08x
S%d.C%d: RNKVOL_1_mem_col       = 0x%04x
S%d.C%d: RNKVOL_1_lg_rank       = 0x%04x
S%d.C%d: RNKVOL_1_mem_bank      = 0x%04x
S%d.C%d: RNKVOL_1_mem_bankgroup = 0x%04x
S%d.C%d: RNKVOL_1_total_vol     = 0x%04x
S%d.C%d: RNKVOL_1_rank          = 0x%04x
S%d.C%d: RNKVOL_1_mem_row       = 0x%04x
S%d.C%d: DDRC_CFG_TIMING0 = 0x%08x
S%d.C%d: tras             = 0x%04x
S%d.C%d: trc              = 0x%04x
S%d.C%d: trcd             = 0x%04x
S%d.C%d: trp_pb           = 0x%04x
S%d.C%d: trrd             = 0x%04x
S%d.C%d: tmrd             = 0x%04x
S%d.C%d: DDRC_CFG_TIMING1 = 0x%08x
S%d.C%d: tcl              = 0x%04x
S%d.C%d: twl              = 0x%04x
S%d.C%d: trtw             = 0x%04x
S%d.C%d: tsre             = 0x%04x
S%d.C%d: DDRC_CFG_TIMING2 = 0x%08x
S%d.C%d: taref            = 0x%04x
S%d.C%d: tfaw             = 0x%04x
S%d.C%d: twtr             = 0x%04x
S%d.C%d: tcke             = 0x%04x
S%d.C%d: DDRC_CFG_TIMING3 = 0x%08x
S%d.C%d: trtp             = 0x%04x
S%d.C%d: txard            = 0x%04x
S%d.C%d: taond            = 0x%04x
S%d.C%d: tzqinit          = 0x%04x
S%d.C%d: tzq_prd          = 0x%04x
S%d.C%d: DDRC_CFG_TIMING4 = 0x%08x
S%d.C%d: tmod             = 0x%04x
S%d.C%d: trodt_ext        = 0x%04x
S%d.C%d: DDRC_CFG_TIMING5 = 0x%08x
S%d.C%d: twr              = 0x%04x
S%d.C%d: tzqcs            = 0x%04x
S%d.C%d: trnk2rnk         = 0x%04x
S%d.C%d: tdqsck           = 0x%04x
S%d.C%d: twodt_ext        = 0x%04x
S%d.C%d: DDRC_CFG_TIMING6 = 0x%08x
S%d.C%d: tcksre           = 0x%04x
S%d.C%d: tcksrx           = 0x%04x
S%d.C%d: tccd_l           = 0x%04x
S%d.C%d: twtr_l           = 0x%04x
S%d.C%d: trrd_l           = 0x%04x
S%d.C%d: tccd_nsr         = 0x%04x
S%d.C%d: tccd_nsw         = 0x%04x
S%d.C%d: DDRC_CFG_TIMING7 = 0x%08x
S%d.C%d: rnk_twtr         = 0x%04x
S%d.C%d: rnk_trtw         = 0x%04x
S%d.C%d: rnk_twtw         = 0x%04x
S%d.C%d: rnk_trtr         = 0x%04x
S%d.C%d: dimm_twtw        = 0x%04x
S%d.C%d: dimm_trtr        = 0x%04x
S%d.C%d: tckehcmd         = 0x%04x
S%d.C%d: tescke           = 0x%04x
S%d.C%d: DDRC_CFG_TIMING8 = 0x%08x
S%d.C%d: trp_ab           = 0x%04x
S%d.C%d: trfc_ab          = 0x%04x
S%d.C%d: tsr              = 0x%04x
S%d.C%d: trfc_pb          = 0x%04x
S%d.C%d: DDRC_CFG_DFI_LAT0 = 0x%08x
S%d.C%d: phyif_tim_wden    = 0x%04x
S%d.C%d: phyif_tim_rodt    = 0x%04x
S%d.C%d: phyif_tim_wodt    = 0x%04x
S%d.C%d: phyif_tim_oven    = 0x%04x
S%d.C%d: DDRC_CFG_DFI_LAT1 = 0x%08x
S%d.C%d: phyif_tim_rden    = 0x%04x
S%d.C%d: phyif_tim_rdcs    = 0x%04x
S%d.C%d: phyif_tim_wdda    = 0x%04x
S%d.C%d: phyif_tim_wdcs    = 0x%04x
S%d.C%d: DDRC_CFG_EXRESP = 0x%08x
S%d.C%d: seer_dly        = 0x%04x
S%d.C%d: seer_en         = 0x%04x
S%d.C%d: pop_en          = 0x%04x
S%d.C%d: inhere_rlatcnt    = 0x%04x
S%d.C%d: HPC_CTRL_CRITICAL = 0x%08x
S%d.C%d: slot_block        = 0x%04x
S%d.C%d: hpc_bypass        = 0x%04x
S%d.C%d: hpc_depth         = 0x%04x
S%d.C%d: hpc_que_depth     = 0x%04x
S%d.C%d: hpc_flush_en      = 0x%04x
S%d.C%d: aref_bp_en        = 0x%04x
S%d.C%d: fwd_en            = 0x%04x
S%d.C%d: HPC_CTRL_NOGRP  = 0x%08x
S%d.C%d: HPC_CTRL_HPG_TYPE = 0x%08x
S%d.C%d: wrcmd_acc_lth     = 0x%04x
S%d.C%d: wrcmd_acc_th      = 0x%04x
S%d.C%d: rdcmd_acc_th      = 0x%04x
S%d.C%d: wrflush_rdcmd_th  = 0x%04x
S%d.C%d: wr_alfull         = 0x%04x
S%d.C%d: wr_alempty        = 0x%04x
S%d.C%d: hpg_type_en       = 0x%04x
S%d.C%d: HPC_CTRL_HPG_RANK = 0x%08x
S%d.C%d: rnk_suc_burst     = 0x%04x
S%d.C%d: rnk_suc_en        = 0x%04x
S%d.C%d: rnk_wr_timeout    = 0x%04x
S%d.C%d: rnk_rd_timeout    = 0x%04x
S%d.C%d: hpg_rank_en       = 0x%04x
S%d.C%d: HPC_CTRL_HPG_BANK = 0x%08x
S%d.C%d: rdcmd_full_burst  = 0x%04x
S%d.C%d: wrcmd_full_burst  = 0x%04x
S%d.C%d: rdcmd_full_bank   = 0x%04x
S%d.C%d: wrcmd_full_bank   = 0x%04x
S%d.C%d: hpg_rowhit_num    = 0x%04x
S%d.C%d: hpg_sw_req_num    = 0x%04x
S%d.C%d: hpg_bank_en       = 0x%04x
S%d.C%d: HPC_CTRL_QOS       = 0x%08x
S%d.C%d: HPC_CTRL_WORKMODE = 0x%08x
S%d.C%d: cmd_clk_on        = 0x%04x
S%d.C%d: grp_clk_on        = 0x%04x
S%d.C%d: mem_bankgroup     = 0x%04x
S%d.C%d: addr_conf_mask    = 0x%04x
S%d.C%d: addr_conf_mode    = 0x%04x
S%d.C%d: burst_ratio       = 0x%04x
S%d.C%d: fwd_mode          = 0x%04x
S%d.C%d: HPC_CTRL_TODMC   = 0x%08x
S%d.C%d: dmc_pri_ignore   = 0x%04x
S%d.C%d: dmc_timeout_en   = 0x%04x
S%d.C%d: dmc_timeout_cnt1 = 0x%04x
S%d.C%d: dmc_timeout_cnt0 = 0x%04x
[Skt:%d Ch:%d] InitArmCtrlReg..........................................Start
[Skt:%d Ch:%d] InitArmCtrlReg..........................................End
[Skt:%d Ch:%d] RascConfig..........................................Start
[Skt:%d Ch:%d] RascConfig..........................................End
[Skt:%d Ch:%d] EnableAref..........................................Start
[Skt:%d Ch:%d] EnableAref..........................................End
[Skt:%d Ch:%d] InitCrc..........................................Start
[Skt:%d Ch:%d] InitCrc..........................................End
[Skt:%d Ch:%d] InitScramb..........................................Start
[Skt:%d Ch:%d] InitScramb..........................................End
[Skt:%d Ch:%d] PhyConfig..........................................Start
[Skt:%d Ch:%d] EnterCalMode..........................................Start
[Skt:%d Ch:%d] EnterCalMode..........................................End
[Skt:%d Ch:%d] ConfigExresp..........................................Start
[Skt:%d Ch:%d] ConfigExresp..........................................End
[Skt:%d Ch:%d] ConfigBcOtf..........................................Start
[Skt:%d Ch:%d] ConfigBcOtf..........................................End
[Skt:%d Ch:%d] ConfigRec..........................................Start
[Skt:%d Ch:%d] ConfigRec..........................................End
[Skt:%d Ch:%d] PowerConfig..........................................Start
[Skt:%d Ch:%d] PowerConfig..........................................End
ARER_ERR_STATUS_L:0x%x
DMC_RINT_REG:0x%x
RASC_RINT_REG:0x%x
[Socket%d] [Channel%d] [Dimm %d] [Rank %d] [Addr %8x] TestMemory Error!
Idx      OrgData    ErrData
%d       0x%8x      0x%8x
 
 LRank is %dStart Memory Test ... 
[Skt:%d Ch:%d] InitPatrolScrubbing..........................................Start
[Skt:%d Ch:%d] InitPatrolScrubbing..........................................End
[Skt:%d Ch:%d] ConfigRankIsolation..........................................Start
[Skt:%d Ch:%d] ConfigRankIsolation..........................................End
======================================================================================================================================================================================
| socekt %d                                                                                                                                                                          |
| Slot |     Channel  0    |     Channel  1    |     Channel  2    |     Channel  3    |     Channel  4    |     Channel  5    |     Channel  6    |     Channel  7    |
|   %d  |------------------------------------------------------------------------------------------------
(Press 'Ctrl+t' or 'Ctrl+T' to Enter DDR Init Debug Model)
Now wait for 3 seconds...
Not Press 'Ctrl+t' or 'Ctrl+T', DDR Init Normally
(Press 'Ctrl+t' or 'Ctrl+T' to Select Ddr Freqence )
Not Press 'Ctrl+t' or 'Ctrl+T', The Ddr Freqence is Default
 
 Please Select Ddr Freqence:
 '0'  1600Mbps
 '1'  1866Mbps
 '2'  2133Mbps
 '3'  2400Mbps
 '4'  2666Mbps
 '5'  2933Mbps
 '6'  3200Mbps
 Select :
 
The Ddr Freqence is 1600Mbps
 
The Ddr Freqence is 1866Mbps
 
The Ddr Freqence is 2133Mbps
 
The Ddr Freqence is 2400Mbps
 
The Ddr Freqence is 2666Mbps
 
The Ddr Freqence is 2933Mbps
 
The Ddr Freqence is 3200Mbps
 
 Invalid input, input again please
 Please Select Pll Freqence:
The Pll Freqence is 1600Mbps
 
The Pll Freqence is 1866Mbps
 
The Pll Freqence is 2133Mbps
 
The Pll Freqence is 2400Mbps
 
The Pll Freqence is 2666Mbps
 
The Pll Freqence is 2933Mbps
 
The Pll Freqence is 3200Mbps
(Press 'Ctrl+t' or 'Ctrl+T' to Select Parallel Ddr Init )
Not Press 'Ctrl+t' or 'Ctrl+T', The Ddr Initialize is Default(Mp-Mc)
 
 '0'  Single Core Serial Execute Memory Init
 '1'  Multi Processors Single Core Execute Memory Init
 '2'  Multi Processors Multi Core Execute Memory Init
Single Core Serial Execute Memory Init
 
Multi Processors Single Core Execute Memory Init
 
Multi Processors Multi Core Execute Memory Init
CheckDimmGap Start
CheckDimmGap Done
GetMinTckFromAllDimms Start
GetMinTckFromAllDimms Done
GetSupportMaxFreq Start
GetSupportMaxFreq Done
GetSysSupportMaxFreq Start
GetSysSupportMaxFreq Done
[Skt:%d Ch:%d] PreConfig..........................................Start
[Skt:%d Ch:%d] PreConfig..........................................End
[Skt:%d Ch:%d] PrintfPreConfigResult..............................Start
[Skt:%d Ch:%d] PrintfPreConfigResult..............................End
[Skt:%d Ch:%d] Dcc Adjust Ahead...................................Start
[Skt:%d Ch:%d] Dcc Adjust Ahead...................................End
[Skt:%d Ch:%d] Gate leveling......................................Start
[Skt:%d Ch:%d] Gate leveling......................................End
[Skt:%d Ch:%d] DbGateLevelingPhase..........................................Start
[Skt:%d Ch:%d] DbGateLevelingPhase...........................................End
[Skt:%d Ch:%d] DbGateLevelingCycle..........................................Start
[Skt:%d Ch:%d] DbGateLevelingCycle..........................................End
[Skt:%d Ch:%d] DbReadDataEyeTraining..........................................Start
[Skt:%d Ch:%d] DbReadDataEyeTraining...........................................End
[Skt:%d Ch:%d] DbWriteLevelingPhase..........................................Start
[Skt:%d Ch:%d] DbWriteLevelingPhase..........................................End
[Skt:%d Ch:%d] DbWriteLevelingCycle..........................................Start
[Skt:%d Ch:%d] DbWriteLevelingCycle..........................................End
[Skt:%d Ch:%d] DbWriteDataEyeTraining..........................................Start
[Skt:%d Ch:%d] DbWriteDataEyeTraining.........................................End
[Skt:%d Ch:%d] WriteLevelingPhase.................................Start
[Skt:%d Ch:%d] WriteLevelingPhase.................................End
[Skt:%d Ch:%d] WriteLevelingCycle.................................Start
[Skt:%d Ch:%d] WriteLevelingCycle.................................End
[Skt:%d Ch:%d] Dcc Adjust Final...................................Start
[Skt:%d Ch:%d] Dcc Adjust Final...................................End
[Skt:%d Ch:%d] DbRxVrefTraining..........................................Start
[Skt:%d Ch:%d] DbRxVrefTraining..........................................End
[Skt:%d Ch:%d] DbTxVrefTraining..........................................Start
[Skt:%d Ch:%d] DbTxVrefTraining.........................................End
[Skt:%d Ch:%d] Dcc Adjust Recover...................................Start
[Skt:%d Ch:%d] Dcc Adjust Recover...................................End
[Skt:%d Ch:%d] GateLevelingRecover...................................Start
[Skt:%d Ch:%d] GateLevelingRecover...................................End
[Skt:%d Ch:%d] WriteLevelingCycleRecover...................................Start
[Skt:%d Ch:%d] WriteLevelingCycleRecover...................................End
[Skt:%d Ch:%d] ReadDataEyeTrainingRecover...................................Start
[Skt:%d Ch:%d] ReadDataEyeTrainingRecover...................................End
[Skt:%d Ch:%d] WriteDataEyeTrainingRecover...................................Start
[Skt:%d Ch:%d] WriteDataEyeTrainingRecover...................................End
[Skt:%d Ch:%d] CaTrainingRecover...................................Start
[Skt:%d Ch:%d] CaTrainingRecover...................................End
[Skt:%d Ch:%d] DfeTrainingSolution2Recover...................................Start
[Skt:%d Ch:%d] DfeTrainingSolution2Recover...................................End
***************************************************
[Skt:%d Ch:%d] DDR Init Finished!
 
Input Value = 0x%x
 
 Please Input Memory Test Count:
 Test Count is %d
 Please Choose Extra Setup:
 '0'  Confirm Select
 '1'  Enablde PostConfig
 '2'  Enablde FinalConfig
 '3'  MultiCoresInitMemory
 'A'  EccSupport
 'B'  RascSupport
 'C'  ParityEn
 'D'  PdEn
 'E'  LpEn
 'F'  FfeEn
 'G'  RecEn
 'H'  DfeEn
 'I'  PoisonEn
 'J'  NegWLEn
 'K'  PatrolScrubEn
 'L'  SendStrbNEN
 'M'  Cmd2tEn
 'N'  Rd2tPreEn
 'O'  Wr2tPreEn
 'P'  CalModeEn
 'Q'  PagePolicy
 'R'  CrcEn
 'S'  CleanMemRdEn
 'T'  PerCsEn
 'U'  CtleDisable
 You have Setup:
 
 PostConfig:%d
 
 FinalConfig:%d
 
 MultiCoresInitMemory:%d
 
 EccSupport:%d
 
 RascSupport:%d
 
 ParityEn:%d
 
 PdEn:%d
 
 LpEn:%d
 
 FfeEn:%d
 
 RecEn:%d
 
 DfeEn:%d
 
 PoisonEn:%d
 
 NegWLEn:%d
 
 PatrolScrubEn:%d
 
 SendStrbNEN:%d
 
 Cmd2tEn:%d
 
 Rd2tPreEn:%d
 
 Wr2tPreEn:%d
 
 CalModeEn:%d
 
 PagePolicy:%d
 
 CrcEn:%d
 
 CleanMemRdEn:%d
 
 PerCsEn:%d
 
 CtleDisable:%d
 
 Please input 1 to confirm choose and exit or input 0 to reelect choose
 
Enablde PostConfig
 
Enablde FinalConfig
 
Select MultiCoresInitMemory
 
Select EccSupport
 
Select RascSupport
 
Select ParityEn
 
Select PdEn
 
Select LpEn
 
Select FfeEn
 
Select RecEn
 
Select DfeEn
 
Select PoisonEn
 
Select NegWLEn
 
Select PatrolScrubEn
 
Select SendStrbNEN
 
Select Cmd2tEn
 
Select Rd2tPreEn
 
Select Wr2tPreEn
 
Select CalModeEn
 
Select PagePolicy
 
Select CrcEn
 
Select CleanMemRdEn
 
Select PerCsEn
 
Select CtleDisable
 
 Please Choose Extra Training:
 '1'  ReadDateEyeTraining
 '2'  WriteDateEyeTraining
 '3'  RxVrefTraining
 '4'  TxVrefTraining
 '5'  CaTraining
 '6'  DfeTraining1
 '7'  DccAdjust
 '8'  DfeTraining2
 '9'  Cancel Extra Trainging
You have choose:
 
ReadDateEyeTraining
 
WriteDateEyeTraining
 
RxVrefTraining
 
TxVrefTraining
 
CaTraining
 
DfeTraining1
 
DccAdjust
 
DfeTraining2
 
Select ReadDateEyeTraining
 
Select WriteDateEyeTraining
 
Select RxVrefTraining
 
Select TxVrefTraining
 
Select CaTraining
 
Select DfeTraining1
 
Select DccAdjust
 
Select DfeTraining2
 
Cancel All Extra Trainging
 
 
------------------------------------------------------
[S%d] Cluster0 Core0 Dereset
------------------------------------------------------
 
 
[%a][%d][Status 0x%x]
[S%d] Socket1 Core0 Reset
 
 
------------------------------------------------------
%a : %d  Boot Error!! TIMEOUT
[WARNING]: [S%d] Socket1 Cluster0 SC_CPU_STANDBYWFI_ST is 0x%x
[WARNING]: [S%d] Socket1 Cluster0 SC_CLUS1_CRG_RESET_ST is 0x%x
[%a][%d][Core%d]
[%d][TarS%d][base 0x%llx][Status 0x%x]
Stark [%a][%d] [%d]
 
******[Tar S%d][core%d]go to down******
[%d][TarS%d][0x%08x]
[%a][%d] 
[%d][TarS%d][Cl1-0x%02x]
[%a][%d]
 
[%d]Error!!!! [S%d][Address 0x%08x, Value 0x%08x]
 
[%d]Error!!!!
[S%d][Ch%d-0x%08x]
%a..........................................Start
[%a][%d]Single-P Single-C of serial execute memory training.
%a..........................................End
Single-Processor Single-Core Serial Execute Memory Init
[S%d]Multi-Processor Single-Core Serial Execute Memory Init
[%a][0x%08x]
[%a][%d][0x%08x]
[S%d]Multi-Processor Multi-Core Parallel Execute Memory Init..
[S%d][%a]:[%dL]
[S%d]Multi-Processor Multi-Core Parallel Execute Memory Init
[S%d][ch%d][%a]:[%dL]
[%a][%d][S%d-C%d][0x%08x]
[%d][S%d][C%d][0x%08x]
 
Hi-S%dC%d
 
Bye-S%dC%d!
[ReserveMem] Need to reseve num:%d
[ReserveMem] From Cpld Addr%d:0x%lx
[ReserveMem] Cpld Addr%d after 4K Align:0x%lx
[ReserveMemFromCpld] Addr%d:0x%lx
[ReserveMemFromCpld] Addr%d:0x%lx is not in memory
HighMemory(>4G):Base=0x%lX, Size=0x%lX
DetectDimmPopulation..........................................Start
DetectDimmPopulation..........................................Done
InitDdrFrequence..........................................Start
InitDdrFrequence..........................................Done
DdrFreqSet..........................................Start
DdrFreqSet..........................................Done
MultiProcessorParallelExecuteMemoryInit..........................................Start
MultiProcessorParallelExecuteMemoryInit..........................................Done
SingleProcessorSerialExecuteMemoryInit..........................................Start
SingleProcessorSerialExecuteMemoryInit..........................................Done
CheckDimmStatus..........................................Start
CheckDimmStatus..........................................Done
PrintfGateLevelingResult..........................................Start
PrintfGateLevelingResult..........................................Done
PrintfWriteLevelingResult..........................................Start
PrintfWriteLevelingResult..........................................Done
PrintfReadDataEyeTrainingResult..........................................Start
PrintfReadDataEyeTrainingResult..........................................Done
PrintfWriteDataEyeTrainingResult..........................................Start
PrintfWriteDataEyeTrainingResult..........................................Done
PrintfDfeTrainingSolution1Result..........................................Start
PrintfDfeTrainingSolution1Result..........................................Done
TestMemory..........................................Start
TestMemory..........................................Done
DisplayDimmInfo..........................................Start
DisplayDimmInfo..........................................Done
MemoryMarginTest..........................................Start
MemoryMarginTest..........................................Done
MemoryEyeScan..........................................Start
MemoryEyeScan..........................................Done
PostConfig..........................................Start
PostConfig..........................................Done
CleanMemory..........................................Start
CleanMemory..........................................Done
FinalConfig..........................................Start
FinalConfig..........................................Done
MsdConfigEntry..........................................Start
MsdConfigEntry..........................................Done
GblDataOrGblInterface..........................................Start
Skt[%d] Numa[%d] Ctrl:%x NodeId=%x Base=%llx Len=%llx leaveEn=%x
GblDataOrGblInterface..........................................Done
Build Hob base=%llx size=%llx
        ,-./0123456789:;<=>?    
+1 -1 Nibble[%d] txVref:0x%x; margin:0x%x; sign:%arxVref:0x%x;  margin:0x%x; sign:%arxVrefH:0x%x; margin:0x%x; sign:%a[S%d C%d D%d R%d] margin test ......
OK
Group%d
Warning:GrpDelayValue config overflow !S%d.C%d.D%d.R%d: PerRank: 
                     %3d      %3d      
PerNibble: 
Nibble:%02d            %3d      %3d      PerByte: 
Byte:%02d              %3d      %3d      PerBit: 
Bit:%02d               %3d      %3d          %3d      %3d      %3d    %3d      %3d      %3d      %3d    %3d      
CaVref:                         %3d      %3d      S%d.C%d.D%d.Grp%d:     %3d      %3d
 [Skt:%d]  Please select the DB <-> DRAM Margin item:
   0:exit
   1:AlL Direction Margin Per_Rank
   A:RX_DQ_DELAY Per_Rank
   B:RX_DQ_DELAY Per_Byte
   C:RX_DQ_DELAY Per_Bit
   D:TX_DQ_DELAY Per_Rank
   E:TX_DQ_DELAY Per_Byte
   F:TX_DQ_DELAY Per_Bit
   G:RX_VREF
   H:TX_VREF
AlL Direction Margin Start!
RX_DQ_DELAY Per_Rank Start!
RX_DQ_DELAY Per_Rank Finish!
TX_DQ_DELAY Per_Rank Start!
TX_DQ_DELAY Per_Rank Finish!
RX_VREF Start!
RX_VREF finish!
TX_VREF Start!
TX_VREF finish!
 
               RxDqLeft RxDqRight RxVLow RxVHigh TxDqLeft TxDqRight TxVLow TxVHigh 
 
                    RxDqLeft RxDqRight 
RX_DQ_DELAY Per_Byte Start!
RX_DQ_DELAY Per_Byte Finish!
 
                     RxDqLeft RxDqRight 
RX_DQ_DELAY Per_Bit Start!
RX_DQ_DELAY Per_Bit Finish!
 
                     TxDqLeft TxDqRight 
TX_DQ_DELAY Per_Byte Start!
TX_DQ_DELAY Per_Byte Finish!
TX_DQ_DELAY Per_Bit Start!
TX_DQ_DELAY Per_Bit Finish!
 
                     RxVLow RxVHigh 
 
                     TxVLow TxVHigh 
   :sendzqcs in memory margin test start
 
 [Skt:%d]  Please select the Margin item:
   I:CA_DELAY
   J:CA_VREF
CA_DELAY Start!
CA_DELAY finish!
 
                 CaDqLeft CaDqRight 
CA_VREF Start!
CA_VREF finish!
 
                       CaVLow  CaVHigh 
 
"(.5"(.5""""""""33333333DDDDDDDDUUUUUUUUffffffffwwwwwwwwˆˆˆˆˆˆˆˆ"3DUfwˆ         
 
 
 
 
 
 
 
ÿÿÿÿÿÿÿÿÿÿÿÿÿÿÿÿÿÿÿÿÿÿÿÿÿÿÿÿÿÿÿÿÿÿÿÿÿÿÿÿðÿÿÿÿÿÿÿðÿÿÿÿÿÿÿðÿÿÿÿÿÿÿðÿÿÿððððÿÿÿÿÿÿÿÿÿÿÿÿBlane[%d]: PHY_GTLVL_HARD0_DELAY_OBS_0: 0x%x 
Blane[%d]: PHY_GTLVL_HARD1_DELAY_OBS_0: 0x%x 
Blane[%d]: PHY_GTLVL_STATUS_OBS_0: 0x%x 
 
!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!
[Socket%d][Channel%d][Rank%d] Write Leveling Error!!
ERROR: HSPHY_WRLVL_RESP:[0x%x]
!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!
 
Error Byte: %d  
PrintfGateLevelingResult:
 
[Socket%d][Channel%d][Rank%d]
             item             Skt Ch  rank |byte0   |byte1   |byte2   |byte3   |byte4   |byte5   |byte6   |byte7   |byte8
[PHY_GTLVL_HARD0_DELAY_OBS_0] %d   %d   %d    0x%06x 
[PHY_GTLVL_HARD1_DELAY_OBS_0] %d   %d   %d    
[PHY_GTLVL_STATUS_OBS_0     ] %d   %d   %d    [Socket%d][Channel%d][Rank%d] Gate Leveling Error!!
ERROR: [offset 0x28]HSPHY_RDLVL_RESP:[0x%x]
 
------------------------------------------------------------------------------------------------------------
[Socket%d][channel%d][Rank%d] Gate Leveling Error!!
[Socket%d][Channel%d][Rank%d] Write Leveling2 Error!!
             item                  Skt Ch rank |byte0|byte1|byte2|byte3|byte4|byte5|byte6|byte7|byte8
[PHY_RDDQS_LATENCY_ADJUST_0      ] %d   %d   %d    [PHY_RDDQS_GATE_SLAVE_DELAY_0    ] %d   %d   %d    [PHY_X4_RDDQS_LATENCY_ADJUST_0   ] %d   %d   %d    [PHY_X4_RDDQS_GATE_SLAVE_DELAY_0 ] %d   %d   %d    
PrintfGateLevelingResult:
MinLatency : %x
reduce MinLatency after Gateleveling..........................Start
reduce MinLatency after Gateleveling..........................End
Blane[%d]: PHY_WRLVL_HARD0_DELAY_OBS_0:0x%x 
Blane[%d]: PHY_WRLVL_HARD1_DELAY_OBS_0:0x%x 
Blane[%d]: PHY_WRLVL_STATUS_OBS_0:0x%x 
Blane[%d]: clk_wrdqs:0x%x 
Blane[%d]: x4_clk_wrdqs:0x%x 
 
PrintfWriteLevelingResult:
             item                 Skt Ch rank |byte0|byte1|byte2|byte3|byte4|byte5|byte6|byte7|byte8
[PHY_WRITE_PATH_LAT_ADD_0      ]  %d   %d  %d     [PHY_CLK_WRDQS_SLAVE_DELAY_0   ]  %d   %d  %d     [PHY_X4_WRITE_PATH_LAT_ADD_0   ]  %d   %d  %d     [PHY_X4_CLK_WRDQS_SLAVE_DELAY_0]  %d   %d  %d     ------------------------------------------------------------------------------------------------------
 
Index[%d] WrData[0x%08x]--RdData[0x%08x]
Index[%d] WrData2[0x%08x]--RdData2[0x%08x]
 
Skt%d  Ch%d  Rank%d WriteLevelingCycleResult:
Strobe        WrData             RdData
[%2d]       [0x%08x]        [0x%08x]
Strobe        PHY_WRITE_PATH_LAT_ADD
[%2d]       [0x%08x]
[Socket%d][Channel%d][Rank%d]WriteLevelingCycle Finish!
Skt  Ch  rank  Byte              item                 Data        
%d    %d   %d     %d      [PHY_CLK_SLAVE_DELAY_WRDQ0 ]    0x%03x
%d    %d   %d     %d      [PHY_CLK_SLAVE_DELAY_WRDQ1 ]    0x%03x
%d    %d   %d     %d      [PHY_CLK_SLAVE_DELAY_WRDQ2 ]    0x%03x
%d    %d   %d     %d      [PHY_CLK_SLAVE_DELAY_WRDQ3 ]    0x%03x
%d    %d   %d     %d      [PHY_CLK_SLAVE_DELAY_WRDQ4 ]    0x%03x
%d    %d   %d     %d      [PHY_CLK_SLAVE_DELAY_WRDQ5 ]    0x%03x
%d    %d   %d     %d      [PHY_CLK_SLAVE_DELAY_WRDQ6 ]    0x%03x
%d    %d   %d     %d      [PHY_CLK_SLAVE_DELAY_WRDQ7 ]    0x%03x
%d    %d   %d     %d      [PHY_CLK_SLAVE_DELAY_WRDM  ]    0x%03x
%d    %d   %d     %d      [PHY_CLK_SLAVE_DELAY_WRDQS ]    0x%03x
 
PrintfPrintfWriteDataEyeTrainingResult:
[Skt%d] [Ch%d] [%d Dimm] [RankHot 0x%x] SwTest Information:
[Skt%d] [Ch%d] [%d Dimm] [RankHot 0x%x] Write and Write RankSwTest Error!
[Skt%d] [Ch%d] [%d Dimm] [RankHot 0x%x] Read and Read RankSwTest Error!
[Skt%d] [Ch%d] [%d Dimm] [RankHot 0x%x] Write and Read RankSwTest Error!
[Skt%d] [Ch%d] [%d Dimm] [RankHot 0x%x] Read and Write RankSwTest Error!
 
 Attention: the burst you want should be set 1 
 
 Which burst you want? (0x0 ~ 0xFF)
 
 You select: Burst 0x%x 
 
[Socket%d][Channel%d][Rank%d] [Dfe %c] ReadDataEyeTraining result dump:
Skt Ch rank    bit    rise_left | rise_right | fall_left | fall_right | rise_delay | fall_delay    
 
 bit%d training error!
 
 BOIS_ERROR: bit%d training result out of rankge !!!
%d    %d    %d    %02d     0x%03x       0x%03x        0x%03x       0x%03x        0x%03x        0x%03x
Skt Ch rank Byte              item              Data     
%d   %d  %d    %d    [RDDQS_DQ0_SLAVE_DELAY_FALL ]  0x%02x
 
%d   %d  %d    %d    [RDDQS_DQ0_SLAVE_DELAY_RISE ]  0x%02x
 
%d   %d  %d    %d    [RDDQS_DQ1_SLAVE_DELAY_FALL ]  0x%02x
 
%d   %d  %d    %d    [RDDQS_DQ1_SLAVE_DELAY_RISE ]  0x%02x
 
%d   %d  %d    %d    [RDDQS_DQ2_SLAVE_DELAY_FALL ]  0x%02x
 
%d   %d  %d    %d    [RDDQS_DQ2_SLAVE_DELAY_RISE ]  0x%02x
 
%d   %d  %d    %d    [RDDQS_DQ3_SLAVE_DELAY_FALL ]  0x%02x
 
%d   %d  %d    %d    [RDDQS_DQ3_SLAVE_DELAY_RISE ]  0x%02x
 
%d   %d  %d    %d    [RDDQS_DQ4_SLAVE_DELAY_FALL ]  0x%02x
 
%d   %d  %d    %d    [RDDQS_DQ4_SLAVE_DELAY_RISE ]  0x%02x
 
%d   %d  %d    %d    [RDDQS_DQ5_SLAVE_DELAY_FALL ]  0x%02x
 
%d   %d  %d    %d    [RDDQS_DQ5_SLAVE_DELAY_RISE ]  0x%02x
 
%d   %d  %d    %d    [RDDQS_DQ6_SLAVE_DELAY_FALL ]  0x%02x
 
%d   %d  %d    %d    [RDDQS_DQ6_SLAVE_DELAY_RISE ]  0x%02x
 
%d   %d  %d    %d    [RDDQS_DQ7_SLAVE_DELAY_FALL ]  0x%02x
 
%d   %d  %d    %d    [RDDQS_DQ7_SLAVE_DELAY_RISE ]  0x%02x
 
%d   %d  %d    %d    [RDDQS_DM_SLAVE_DELAY_FALL  ]  0x%02x
 
%d   %d  %d    %d    [RDDQS_DM_SLAVE_DELAY_RISE  ]  0x%02x
 
 
PrintfReadDataEyeTrainingResult:
 
[Socket%d][Channel%d][Rank%d] WriteDataEyeTraining result dump:
skt ch rank    bit    left | right | delay    
 
bit%d training error!!!
%d    %d    %d    %02d     0x%03x  0x%03x   [Skt:%d Ch:%d] CaTraining.........................................Start
Group%d: RightDelay = 0x%x,LeftDelay = 0x%x
Skt:%d Ch:%d Group:%d Right GrpDelay is 0x100, ERROR!!!!!!Skt:%d Ch:%d Group:%d Left GrpDelay is 0x100, ERROR!!!!!!Group:%d Delay:0x%x
 
[Socket%d][Channel%d] CaTraining result dump:
skt ch Group    left | right | delay    
%d    %d    %d     0x%03x  0x%03x   [Skt:%d Ch:%d] CaTraining.........................................End
 
[Socket%d][Channel%d] [Dfe %c] Rx optimal vref of each strobe dump:
Skt Ch Rank Strobe |vref[UP][-1] | vref[UP][0] | vref[UP][1] | vref[DN][-1] | vref[DN][0] | vref[DN][1]
%d   %d  %02d   %02d      0x%02x           0x%02x          0x%02x          -0x%02x          -0x%02x         -0x%02x
 
[Socket%d][Channel%d] Rx optimal vref of each strobe dump:
Skt Ch Rank Strobe | avg[UP] | avg[DN] | OptAVref | OptBVref
%d   %d  %02d   %02d       0x%02x      -0x%02x     0x%02x      0x%02x 
 
Avg_Vref[UP][MIN]:0x%02x 
Avg_Vref[DN][MAX]:-0x%02x 
 
Socket[%d] Channel[%d] Rx vref training end
 
[Rank%d] [Strobe %2d]  Vref_Up:0x%x  Vref_Down:-0x%x  AvgVref: 0x%x
[Skt:%d Ch:%d] RxVrefTraining.....................................Start
[Skt:%d Ch:%d] RxVrefTraining.....................................End
[Skt:%d Ch:%d] RxVrefTrainingLow.....................................Start
[Skt:%d Ch:%d] RxVrefTrainingLow.....................................End
 
Skt%d  Ch%d  Rank%d  PrintClkDccResult:
Skt  Ch  Rank         item             Data:
%d    %d   %d    [PHY_CLK_DC_ADJUST_0 ]:  0x%x
%d    %d   %d    [PHY_CLK_DC_ADJUST_1 ]:  0x%x
%d    %d   %d    [PHY_CLK_DC_ADJUST_2 ]:  0x%x
Skt%d  Ch%d  Rank%d  PrintDataDccResult:
Skt  Ch  Rank  Byte             item                  Data
%d    %d   %d     %d    [PHY_DATA_DC_DQS_CLK_ADJUST_0 ]:  0x%x
Skt  Ch  Rank  Byte  Bit              item                Data
%d    %d   %d     %d     %d   [PHY_DATA_DC_DQ_CLK_ADJUST_0 ]:  0x%x
%d    %d   %d     %d     %d   [PHY_DATA_DC_DM_CLK_ADJUST   ]:  0x%x
PerNibbleOptVref[%d]:%d
ModifyVref:%d
Border:%d
SignleDelayStep:%d
AnyErr:%d
DelayUpdata:%d
Move Org Delay And Vref Error!!!!
 Read MovOrgDelayAndVref Strat................
[Skt:%d Ch:%d] ReadDataEyeTraining1................................Start
[Skt:%d Ch:%d] ReadDataEyeTraining0................................Start
[Skt:%d Ch:%d] ReadDataEyeTraining1................................End
[Skt:%d Ch:%d] ReadDataEyeTraining0................................End
[Skt:%d Ch:%d] WriteDataEyeTraining1................................Start
[Skt:%d Ch:%d] WriteDataEyeTraining0................................Start
 
[Socket%d][Channel%d][Rank%d]WriteDataEyeTraining Error!!
[Skt:%d Ch:%d] WriteDataEyeTraining1................................End
[Skt:%d Ch:%d] WriteDataEyeTraining0................................End
 
------------------------------------------------------------------------------------------------------------------------------------------
[Socket%d][Channel%d][Rank%d] PerNibbleTxVrefTraining Eye dump:
Skt Ch Rank Strobe 0   1   2   3   4   5   6   7   8   9  10  11  12  13  14  15  16  17  18  19  20  21  22  23  24  25  26  27  28  29  30
%d   %d  %d    %2d   %3d ------------------------------------------------------------------------------------------------------------------------------------------------------------
[Socket%d][Channel%d][Rank%d] PerNibbleTxVrefTraining result dump:
Skt Ch Rank  sdram00 sdram01 sdram02 sdram03 sdram04 sdram05 sdram06 sdram07 sdram08 sdram09 sdram10 sdram11 sdram12 sdram13 sdram14 sdram15 sdram16 sdram17
[Skt:%d Ch:%d] TxVrefTraining.....................................Start
[Skt:%d Ch:%d] TxVrefTraining.....................................End
[Skt:%d Ch:%d] TxVrefTrainingLow.....................................Start
[Socket%d][Channel%d][Rank%d] Vref training result dump:
Skt Ch Rank   Strobe    Vref_Up    Vref_Down
%d   %d  %d     %d     0x%02x      -0x%02x      
0x%02x      [Skt:%d Ch:%d] TxVrefTrainingLow.....................................End
Skt  Ch  Rank  Dfe  Byte                  item               Data       
%d    %d   %d     %d    %d          [PAD_VREF_CTRL_DQ_INDEX    ]  0x%03x  
 
%d    %d   %d     %d    %d          [PAD_VREF_CTRL_DQ_INDEX_X4 ]  0x%03x  
 
%d    %d   %d     %d    %d          [PAD_VREF_CTRL_DQ          ]  0x%03x  
 
%d    %d   %d     %d    %d          [PAD_VREF_CTRL_DQ_X4       ]  0x%03x  
 
 
PrintfDfeTrainingSolutionResult:
Skt  Ch  Rank     DelayMargin   VrefStep
%d    %d   %d     0x%x           0x%x
[Skt:%d Ch:%d] DfeTrainingSolution1..........................................Start
Out Of Range!!!!!
MaxDelayMargin:0x%x  OptVrefStep:0x%x
[Skt:%d Ch:%d] DfeTrainingSolution1..........................................End
[Skt%d]  [Ch%d]  OptVrefAvrg:
Rank   Strobe   OptVrefAvrg
%d    %d      %d
[Skt:%d Ch:%d] DfeTrainingSolution2..........................................Start
Rank:%d DfeIdx:%d StrobeIdx:%d OrgVrefValue:%x
                               RisePre  RisePost  FallPre  FallPost
Rank:%d DfeIdx:%d Byte:%d Bit:%d     0x%x     0x%x     0x%x     0x%x
[Skt:%d Ch:%d] DfeTrainingSolution2..........................................End
Skt  Ch  Rank     MaxVrefMargin   VrefStep
%d    %d   %d       %d            0x%x
[Skt:%d Ch:%d] DfeTrainingSolution3..........................................Start
MaxVrefMargin:%d  OptVrefStep:0x%x
[Skt:%d Ch:%d] DfeTrainingSolution3..........................................End
DramVref[%04d/10000] code=0x%03x + @ * RISEFALL
 !!!!!!!!!!!!!!!!!!!!!!!!201708261106 test mode %d!!!!!!!!!!!!!!!!!!
-----------------%a EYE DIAGRAM START!!!!!!---------------
 
CH [%d] BASE [0x%08x] RANK [%d] Byte [%d] Per Byte PRBS EYE DIAGRAM START (rise)
 
CH [%d] BASE [0x%08x] RANK [%d] Byte [%d] Per Byte PRBS EYE DIAGRAM START (fall)
 
CH [%d] BASE [0x%08x] RANK [%d] Per Rank PRBS EYE DIAGRAM START (rise)
 
CH [%d] BASE [0x%08x] RANK [%d] Per Rank PRBS EYE DIAGRAM START (fall)
 
CH [%d] BASE [0x%08x] RANK [%d] Byte [%d] Bit [%d] Per Bit PRBS EYE DIAGRAM START (rise)
 
CH [%d] BASE [0x%08x] RANK [%d] Byte [%d] Bit [%d] Per Bit PRBS EYE DIAGRAM START (fall)
 
CH [%d] BASE [0x%08x] RANK [%d] Byte [%d] Bit [%d] Burst [%d] PRBS EYE DIAGRAM START (rise)
 
CH [%d] BASE [0x%08x] RANK [%d] Byte [%d] Bit [%d] Burst [%d] PRBS EYE DIAGRAM START (fall)
Vol 1: 1.2 
Vol 2: 0.8 
 
CH [%d] BASE [0x%08x] RANK [%d] Byte [%d] Per Byte PRBS EYE DIAGRAM END (rise)
 
CH [%d] BASE [0x%08x] RANK [%d] Byte [%d] Per Byte PRBS EYE DIAGRAM END (fall)
 
CH [%d] BASE [0x%08x] RANK [%d] Per Rank PRBS EYE DIAGRAM END (rise)
 
CH [%d] BASE [0x%08x] RANK [%d] Per Rank PRBS EYE DIAGRAM END (fall)
 
CH [%d] BASE [0x%08x] RANK [%d] Byte [%d] Bit [%d] Per Bit PRBS EYE DIAGRAM END (rise)
 
CH [%d] BASE [0x%08x] RANK [%d] Byte [%d] Bit [%d] Per Bit PRBS EYE DIAGRAM END (fall)
 
CH [%d] BASE [0x%08x] RANK [%d] Byte [%d] Bit [%d] Burst [%d] PRBS EYE DIAGRAM END (rise)
 
CH [%d] BASE [0x%08x] RANK [%d] Byte [%d] Bit [%d] Burst [%d] PRBS EYE DIAGRAM END (fall)
 
 201708031230 skt[%d] ch[%d] base[0x%08x] rank[%d] DDR4 Range1 SCAN END
pGblData->Channel[skt][ch].Dimm[tarDimm].Rank[tarRank].MR6[0] = 0x%x
skt[%d] ch[%d] base[0x%08x] rank[%d] DDR4 SCANING...
WR_STEP_DELAY: 1, DramBaseDelay 0x%x   Txvref = %d 
WR_STEP_DELAY: %d, DramBaseDelay 0x%x
 
Switch Channel test :
status = 0x%x
socket[%d] channel[%d] rank[%d] base[0x%x]dram vref byte eye scaning start.
-----PhyPrintEye---- 
PhyVref[%04d/100000] code=0x%03x -----------------%a EYE DIAGRAM END!!!!!!---------------
 
ch [%d] BASE [0x%08x] RANK [%d] DDR4 Range1 SCAN END
 
[rank%d][DELAY_STEP %d] [baseDelay: 0x%x] [basePhyVref: 0x%x]
 
skt[%d] ch[%d] base[0x%08x] rank[%d] DDR4 Range1 SCANING...
 
-----------------------------------VrefL EYE DIAGRAM START!!!!!!----------------------------------
-----------------------------------VrefL EYE DIAGRAM END!!!!!!------------------------------------
 
Switch rank test :
socket[%d] channel[%d] base[0x%x]phy vref byte eye scaning start.
 
 Which byte you want? (0 ~ %d)
 
 You select: byte %d 
 
 Which pattern do you want? 
   0.Small
   1.Big
 
 Which bit you want? (0 ~ %d)
 
 You select: bit %d 
 
 Do you want to set pattern?
   0.NO
   1.YES
 
 Which burst you want? (0x1 ~ 0xFF)
 
 ======skt[%d] ch[%d] phy vref optimal vref value=========
Strobe[%d] optimal vref:0x%x
 
 Please select the DB<->DRAM Test Tool item:
   1:phy vref eye scan all rank per byte
   2:phy vref eye scan one byte per bit
   3:phy vref eye scan one bit per burst
   4:dram vref eye scan all rank per byte
   5:dram vref eye scan one byte per bit
   6:dram vref eye scan one bit per beat
(Press 'Ctrl+t' or 'Ctrl+T' to Start Margin Tool or EyeScan )
Not Press 'Ctrl+t' or 'Ctrl+T', Skip Margin Tool or EyeScan
 
 Please select the Test Tool item:
   7:memory test
   8:margin test
   8:CPU<->DB margin test
   9:DRAM<->DB margin test
   A:DRAM <-> DB EYESCAN
 
 Please input the test count:
 
***************test %d***************
CheckCmdExecuteStatusSfcCmdEraseGetDeviceIdEraseFlashSpiFlashIdle[%a][%d]:sfc is NULL!
[%a][%d]:Check cmd execute status time out!
[%a][%d]:Command execute timeout!
[%a][%d]ID[0x%x]!
[%a][%d]:SPI instance pointer is NULL!
[%a][%d]:read Status register busy or interrupt event,spiFlash_idle check time out!
[%a][%d]:SPI instance pointer is NULL or operation is error!
[%a][%d]:SPI flash may not ready for operation!
[%a][%d]:SFC write enable fail !
[%a][%d]:Command execute %r!
[%a][%d]:SPI flash erase timeout!
[%a][%d]:SFC cmd write disable %r!
%a - %d offset is error! 
%a - %d length is error! 
%a -(%d) the offset and length are not fit to sector edge! 
[%a][%d]:SectorCnt=%d!
[%a][%d]:SFC sector erase fail !
[%a][%d]:EFI_API Erase finished
 
 FLash Erase Error...... Addr:%x
n25q128mbS25FS128SS70FS01GSN25Q512ASfcCmdWriteEnSfcCmdEraseSectorSktInterEn:%d  DieInterEn:%d
TotemZeroChNum[TB]:%d  TotemZeroChNum[TA]:%d
TotemMinChVol[TB]:%d  TotemMinChVol[TA]:%d
Skt:%d  Chvol:%d
MsdCtrlValue[MsdNum]:0x%08x  MsdmapValue[MsdNum]:0x%08x
MSD Windows Num Overflow!!!!!!!!!!!!!!!!!!!!!Skt:%d  MSD:%d  CTRLSRAM:0x%08x
Skt:%d  MSD:%d  MAPSRAM:0x%08x
  ÿÿÿÿÿÿÿÿÿÿDbWriteDataEyeTrainingDbReadDataEyeTrainingEnter PBA Mode
Exit PBA Mode
Failed LRDIMM Pi
       0   1   2   3   4   5   6   7   8   9  10  11  12  13  14  15  16  17
%d    1   0RE: 
CP: 
FE: 
PW: %2d  [%a]:[%dL] Status : %r
þÿÿÿÿÿÿÿÿÿÿÿÿDbWriteLevelingPhaseGetSpdDataDDR4GetDimmSpdData$$$ Initialize Totem I2C
Warning: [%a]:[%dL] Socket%d Port%d %r!!!
[%a]:[%dL] I2C Write Status : %r
[%a]:[%dL] I2C Read Status : %r
CL not find, CL is unsupport !!!
SPD_MIN_TRCD_DDR4: 0x%x
SPD_FTB_TRCD_DDR4: 0x%x
SPD_MIN_TRRDL_DDR4: 0x%x
SPD_FTB_TRRDL_DDR4: 0x%x
SPD_MIN_TRRDS_DDR4: 0x%x
SPD_FTB_TRRDS_DDR4: 0x%x
SPD_EXT_TRC_TRAS_DDR4: 0x%x
SPD_MIN_TRAS_DDR4: 0x%x
SPD_MIN_TRC_DDR4: 0x%x
SPD_FTB_TRC_DDR4: 0x%x
SPD_MIN_TRFC1_MSB_DDR4: 0x%x
SPD_MIN_TRFC1_LSB_DDR4: 0x%x
tRFC: 0x%x
TempCkNum: 0x%x
SPD_TFAW_UPPER_DDR4: 0x%x
SPD_MIN_TFAW_DDR4: 0x%x
SPD_MIN_TRP_DDR4: 0x%x
SPD_FTB_TRP_DDR4: 0x%x
$$$ tempCkNum: %d
SPD_LRDIMM_ATTR_DDR4: 0x%x
SPD_ADD_MAPPING_DDR4: 0x%x
SPD_LRBUF_VEN_MSB_DDR4: 0x%x
SPD_LRBUF_VEN_LSB_DDR4: 0x%x
SPD_LRBUF_REV_DDR4: 0x%x
SPD_LRBUF_DB_REV_DDR4: 0x%x
SPD_LRBUF_DRAM_VREFDQ_Rank0_DDR4: 0x%x
SPD_LRBUF_DRAM_VREFDQ_Rank1_DDR4: 0x%x
SPD_LRBUF_DRAM_VREFDQ_Rank2_DDR4: 0x%x
SPD_LRBUF_DRAM_VREFDQ_Rank3_DDR4: 0x%x
SPD_LRBUF_DB_VREFDQ_DDR4: 0x%x
SPD_LRBUF_DB_DS_RTT_LE1866_DDR4: 0x%x
SPD_LRBUF_DB_DS_RTT_GT1866_LE2400_DDR4: 0x%x
SPD_LRBUF_DB_DS_RTT_GT2400_LE3200_DDR4: 0x%x
SPD_LRBUF_DRAM_DS_DDR4: 0x%x
SPD_LRBUF_DRAM_ODT_WR_NOM_LE1866_DDR4: 0x%x
SPD_LRBUF_DRAM_ODT_WR_NOM_GT1866_LE2400_DDR4: 0x%x
SPD_LRBUF_DRAM_ODT_WR_NOM_GT2400_LE3200_DDR4: 0x%x
SPD_LRBUF_DRAM_ODT_PARK_LE1866_DDR4: 0x%x
SPD_LRBUF_DRAM_ODT_PARK_GT1866_LE2400_DDR4: 0x%x
SPD_LRBUF_DRAM_ODT_PARK_GT2400_LE3200_DDR4: 0x%x
SPD_LRBUF_DB_VREFDQ_Range_DDR4: 0x%x
SPD_LRBUF_DB_DQ_DFE_DDR4: 0x%x
Debug SPD Info Sk%d CH%d Dimm%d: 
%03x : %2xSPD_SDRAM_BANKS: 0x%x
SPD_SDRAM_ADDR: 0x%x
SPD_VDD_DDR4: 0x%x
SPD_MEM_BUS_WID_DDR4: 0x%x
PrimaryBusWidth: %d bits
ExtensionBusWidth: %d bits
SPDRMId_DDR4: 0x%x
SPDMMfgId_DDR4: 0x%x
SPDMMDate_DDR4: 0x%x
SPDSerialNum: 0x%x
SpdModPartDDR4: 0x%x
 
SPD_REVISION: 0x%x
SPD_DRAM_MIDC_MSB_DDR4: 0x%x
SPD_DRAM_MIDC_LSB_DDR4: 0x%x
SPD_DRAM_REV_DDR4: 0x%x
 
The information read form Spd Byte136 AddrMirror is error !!!
[S%d][%a]
InitializeTotemI2cBusReadSpd0123456789ABCDEFˆPP¦P½PÓPìPÿP
QQ(QÛP8QBQOQ_QpQQ‹Q”Q¢Q¬QºQÆQÑQÚQæQöQþQ    RR#R8RKRURbRpR~RŠR›R/home/h00375402/source/nemo/master/MdePkg/Library/BasePrintLib/PrintLibInternal.cWidth < 38(Flags & ~(0x01 | 0x08 | 0x20 | 0x80)) == 0((Flags & 0x08) == 0) || ((Flags & 0x80) == 0)(Buffer != ((void *) 0))(BufferSize <= (_gPcd_FixedAtBuild_PcdMaximumAsciiStringLength))(BufferSize <= (_gPcd_FixedAtBuild_PcdMaximumUnicodeStringLength) * sizeof (CHAR16) + 1)((Flags & ~(0x01 | 0x08 | 0x20 | 0x80)) == 0)(((Flags & 0x08) == 0) || ((Flags & 0x80) == 0))(Width < 38)(BufferSize >= (Width + 1) * Increment)<null string><null time><null guid>(Format != ((void *) 0))(BufferSize <= (_gPcd_FixedAtBuild_PcdMaximumUnicodeStringLength))(StrnLenS ((CHAR16 *)Format, (_gPcd_FixedAtBuild_PcdMaximumUnicodeStringLength) + 1) <= (_gPcd_FixedAtBuild_PcdMaximumUnicodeStringLength))(AsciiStrnLenS (Format, (_gPcd_FixedAtBuild_PcdMaximumAsciiStringLength) + 1) <= (_gPcd_FixedAtBuild_PcdMaximumAsciiStringLength))%08x-%04x-%04x-%02x%02x-%02x%02x%02x%02x%02x%02x%02d/%02d/%04d  %02d:%02d%08XSuccessWarning Unknown GlyphWarning Delete FailureWarning Write FailureWarning Buffer Too SmallWarning Stale DataLoad ErrorInvalid ParameterUnsupportedBad Buffer SizeNot ReadyDevice ErrorWrite ProtectedOut of ResourcesVolume CorruptVolume FullNo MediaMedia changedNot FoundAccess DeniedNo ResponseNo mappingTime outNot startedAlready startedAbortedICMP ErrorTFTP ErrorProtocol ErrorIncompatible VersionSecurity ViolationCRC ErrorEnd of MediaReserved (29)Reserved (30)End of FileInvalid LanguageCompromised Data˜ÿÿÿÿÿÿÿÿ@˜@ÿÿÿÿÿÿÿÿ@€˜€ÿÿÿÿÿÿÿÿ€À˜ÀÿÿÿÿÿÿÿÿÀÿÿÿÿÿÿÿÿÿÿÿÿÿÿÿÿÿÿÿÿÿÿÿÿ@ÿÿÿÿÿÿÿÿÿÿÿÿÿÿÿÿÿÿÿÿÿÿÿÿ€ÿÿÿÿÿÿÿÿÿÿÿÿÿÿÿÿÿÿÿÿÿÿÿÿÀÿÿÿÿÿÿÿÿÿÿÿÿÿÿÿÿÿÿÿÿÿÿÿÿÿÿÿÿÿÿÿÿœÿÿÿÿÿÿÿÿ”ÿÿÿÿÿÿÿÿœ@ÿÿÿÿÿÿÿÿ”@ÿÿÿÿÿÿÿÿœ€ÿÿÿÿÿÿÿÿ”€ÿÿÿÿÿÿÿÿœÀÿÿÿÿÿÿÿÿ”À     EEEE/home/h00375402/source/nemo/master/MdePkg/Library/PeiMemoryAllocationLib/MemoryAllocationLib.cPages != 0(Alignment & (Alignment - 1)) == 0RealPages > PagesAllocationSize <= (0xFFFFFFFFFFFFFFFFULL - (UINTN) Buffer + 1)/home/h00375402/source/nemo/master/MdePkg/Library/BaseMemoryLib/ZeroMemWrapper.cLength <= (0xFFFFFFFFFFFFFFFFULL - (UINTN)Buffer + 1)/home/h00375402/source/nemo/master/MdePkg/Library/BaseLib/DivU64x32Remainder.cDivisor != 0/home/h00375402/source/nemo/master/MdePkg/Library/BaseLib/DivU64x32.c/home/h00375402/source/nemo/master/MdePkg/Library/BaseLib/SafeString.c((UINTN) String & 0x00000001) == 0((UINTN) Destination & 0x00000001) == 0((UINTN) Source & 0x00000001) == 0(Destination != ((void *) 0))(Source != ((void *) 0))(DestMax <= (_gPcd_FixedAtBuild_PcdMaximumUnicodeStringLength))(DestMax != 0)(DestMax > SourceLen)InternalSafeStringNoStrOverlap (Destination, DestMax, (CHAR16 *)Source, SourceLen + 1)(Length <= (_gPcd_FixedAtBuild_PcdMaximumUnicodeStringLength))(CopyLen != 0)(CopyLen > SourceLen)(String != ((void *) 0))(Data != ((void *) 0))(StrnLenS (String, (_gPcd_FixedAtBuild_PcdMaximumUnicodeStringLength) + 1) <= (_gPcd_FixedAtBuild_PcdMaximumUnicodeStringLength))(Address != ((void *) 0))AddressIndex + 1 < (sizeof (Address->Addr) / sizeof ((Address->Addr)[0]))((Length & 0x00000001) == 0)(MaxBufferSize >= Length / 2)(Guid != ((void *) 0))(DestMax <= (_gPcd_FixedAtBuild_PcdMaximumAsciiStringLength))InternalSafeStringNoAsciiStrOverlap (Destination, DestMax, (CHAR8 *)Source, SourceLen + 1)(Length <= (_gPcd_FixedAtBuild_PcdMaximumAsciiStringLength))(AsciiStrnLenS (String, (_gPcd_FixedAtBuild_PcdMaximumAsciiStringLength) + 1) <= (_gPcd_FixedAtBuild_PcdMaximumAsciiStringLength))!InternalSafeStringIsOverlap (Destination, DestMax, (void *)Source, (SourceLen + 1) * sizeof(CHAR16))*Source < 0x100(DestinationLength != ((void *) 0))!InternalSafeStringIsOverlap (Destination, DestMax * sizeof(CHAR16), (void *)Source, SourceLen + 1)/home/h00375402/source/nemo/master/MdePkg/Library/BaseLib/String.cString != ((void *) 0)Length < _gPcd_FixedAtBuild_PcdMaximumUnicodeStringLengthDestination != ((void *) 0)(UINTN)(Destination - Source) > StrLen (Source)(UINTN)(Source - Destination) > StrLen (Source)(UINTN)(Source - Destination) >= LengthLength <= _gPcd_FixedAtBuild_PcdMaximumUnicodeStringLengthStrSize (FirstString) != 0StrSize (SecondString) != 0Length < _gPcd_FixedAtBuild_PcdMaximumAsciiStringLength(UINTN)(Destination - Source) > AsciiStrLen (Source)(UINTN)(Source - Destination) > AsciiStrLen (Source)Length <= _gPcd_FixedAtBuild_PcdMaximumAsciiStringLength(UINTN) (Destination - (CHAR8 *) Source) >= StrSize (Source)(UINTN) ((CHAR8 *) Source - Destination) > StrLen (Source)AsciiStrSize (ReturnValue) != 0AsciiStrSize (FirstString)AsciiStrSize (SecondString)AsciiStrSize (Destination) != 0AsciiStrSize (String) != 0AsciiStrSize (SearchString) != 0AsciiStrSize (Source) != 0(UINTN) ((CHAR8 *) Destination - Source) > AsciiStrLen (Source)(UINTN) (Source - (CHAR8 *) Destination) >= (AsciiStrSize (Source) * sizeof (CHAR16))Value < 100Value < 0xa0(Value & 0xf) < 0xa/home/h00375402/source/nemo/master/HwPkg/Library/HwSafeOperationLib/HwSafeMemOpWrapper.cdestMax != 0 && destMax <= 0xc0000000ULcount <= destMax!((dest > src && dest < (void*)((UINT8*)src + count)) || (src > dest && src < (void*)((UINT8*)dest + count)))dest != ((void *) 0) && src != ((void *) 0)‡ø”i˜K•¢½VڑÀY{’BüX¾AYÑ|põn¸*µì4AµV8TÊᴟL7AÓMœ‹—¨?ýúy7h
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