/* SPDX-License-Identifier: GPL-2.0 */
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#ifndef _DT_BINDINGS_RESET_IPQ_GCC_6018_H
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#define _DT_BINDINGS_RESET_IPQ_GCC_6018_H
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#define GCC_BLSP1_BCR 0
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#define GCC_BLSP1_QUP1_BCR 1
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#define GCC_BLSP1_UART1_BCR 2
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#define GCC_BLSP1_QUP2_BCR 3
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#define GCC_BLSP1_UART2_BCR 4
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#define GCC_BLSP1_QUP3_BCR 5
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#define GCC_BLSP1_UART3_BCR 6
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#define GCC_BLSP1_UART4_BCR 8
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#define GCC_BLSP1_QUP6_BCR 11
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#define GCC_BOOT_ROM_BCR 20
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#define GCC_CRYPTO_BCR 21
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#define GCC_WCSS_BCR 22
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#define GCC_WCSS_Q6_BCR 23
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#define GCC_NSS_BCR 24
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#define GCC_SEC_CTRL_BCR 25
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#define GCC_DDRSS_BCR 26
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#define GCC_SYSTEM_NOC_BCR 27
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#define GCC_PCNOC_BCR 28
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#define GCC_TCSR_BCR 29
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#define GCC_QDSS_BCR 30
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#define GCC_DCD_BCR 31
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#define GCC_MSG_RAM_BCR 32
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#define GCC_MPM_BCR 33
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#define GCC_SPDM_BCR 34
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#define GCC_RBCPR_BCR 35
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#define GCC_USB0_PHY_BCR 39
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#define GCC_SNOC_BUS_TIMEOUT0_BCR 46
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#define GCC_UNIPHY0_BCR 59
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#define GCC_UNIPHY1_BCR 60
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#define GCC_QPIC_BCR 62
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#define GCC_WCSS_CORE_TBU_BCR 64
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#define GCC_UBI0_AXI_ARES 75
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#define GCC_UBI0_CORE_CLAMP_ENABLE 79
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#define GCC_NSSNOC_CE_AXI_ARES 89
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#define GCC_NSSNOC_CRYPTO_ARES 92
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#define GCC_UBI0_CORE_ARES 146
|
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#endif
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