/* SPDX-License-Identifier: GPL-2.0 */
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#ifndef _DT_BINDINGS_CLK_QCOM_GCC_QCS404_H
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#define _DT_BINDINGS_CLK_QCOM_GCC_QCS404_H
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#define GCC_APSS_AHB_CLK_SRC 0
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#define GCC_BLSP1_QUP0_I2C_APPS_CLK_SRC 1
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#define GCC_BLSP1_QUP0_SPI_APPS_CLK_SRC 2
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#define GCC_BLSP1_QUP1_I2C_APPS_CLK_SRC 3
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#define GCC_BLSP1_QUP1_SPI_APPS_CLK_SRC 4
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#define GCC_BLSP1_QUP2_I2C_APPS_CLK_SRC 5
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#define GCC_BLSP1_QUP2_SPI_APPS_CLK_SRC 6
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#define GCC_BLSP1_QUP3_I2C_APPS_CLK_SRC 7
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#define GCC_BLSP1_QUP3_SPI_APPS_CLK_SRC 8
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#define GCC_BLSP1_QUP4_I2C_APPS_CLK_SRC 9
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#define GCC_BLSP1_QUP4_SPI_APPS_CLK_SRC 10
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#define GCC_BLSP1_UART0_APPS_CLK_SRC 11
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#define GCC_BLSP1_UART1_APPS_CLK_SRC 12
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#define GCC_BLSP1_UART2_APPS_CLK_SRC 13
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#define GCC_BLSP1_UART3_APPS_CLK_SRC 14
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#define GCC_BLSP2_QUP0_I2C_APPS_CLK_SRC 15
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#define GCC_BLSP2_QUP0_SPI_APPS_CLK_SRC 16
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#define GCC_BLSP2_UART0_APPS_CLK_SRC 17
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#define GCC_BYTE0_CLK_SRC 18
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#define GCC_EMAC_CLK_SRC 19
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#define GCC_EMAC_PTP_CLK_SRC 20
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#define GCC_ESC0_CLK_SRC 21
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#define GCC_APSS_AHB_CLK 22
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#define GCC_APSS_AXI_CLK 23
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#define GCC_BIMC_APSS_AXI_CLK 24
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#define GCC_BIMC_GFX_CLK 25
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#define GCC_BIMC_MDSS_CLK 26
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#define GCC_BLSP1_AHB_CLK 27
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#define GCC_BLSP1_QUP0_I2C_APPS_CLK 28
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#define GCC_BLSP1_QUP0_SPI_APPS_CLK 29
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#define GCC_BLSP1_QUP1_I2C_APPS_CLK 30
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#define GCC_BLSP1_QUP1_SPI_APPS_CLK 31
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#define GCC_BLSP1_QUP2_I2C_APPS_CLK 32
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#define GCC_BLSP1_QUP2_SPI_APPS_CLK 33
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#define GCC_BLSP1_QUP3_I2C_APPS_CLK 34
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#define GCC_BLSP1_QUP3_SPI_APPS_CLK 35
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#define GCC_BLSP1_QUP4_I2C_APPS_CLK 36
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#define GCC_BLSP1_QUP4_SPI_APPS_CLK 37
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#define GCC_BLSP1_UART0_APPS_CLK 38
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#define GCC_BLSP1_UART1_APPS_CLK 39
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#define GCC_BLSP1_UART2_APPS_CLK 40
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#define GCC_BLSP1_UART3_APPS_CLK 41
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#define GCC_BLSP2_AHB_CLK 42
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#define GCC_BLSP2_QUP0_I2C_APPS_CLK 43
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#define GCC_BLSP2_QUP0_SPI_APPS_CLK 44
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#define GCC_BLSP2_UART0_APPS_CLK 45
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#define GCC_BOOT_ROM_AHB_CLK 46
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#define GCC_DCC_CLK 47
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#define GCC_GENI_IR_H_CLK 48
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#define GCC_ETH_AXI_CLK 49
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#define GCC_ETH_PTP_CLK 50
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#define GCC_ETH_RGMII_CLK 51
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#define GCC_ETH_SLAVE_AHB_CLK 52
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#define GCC_GENI_IR_S_CLK 53
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#define GCC_GP1_CLK 54
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#define GCC_GP2_CLK 55
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#define GCC_GP3_CLK 56
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#define GCC_MDSS_AHB_CLK 57
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#define GCC_MDSS_ESC0_CLK 60
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|
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|
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#define GCC_MDSS_VSYNC_CLK 65
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#define GCC_OXILI_AHB_CLK 66
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#define GCC_OXILI_GFX3D_CLK 67
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#define GCC_PCIE_0_AUX_CLK 68
|
#define GCC_PCIE_0_CFG_AHB_CLK 69
|
#define GCC_PCIE_0_MSTR_AXI_CLK 70
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|
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#define GCC_PDM2_CLK 75
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#define GCC_PDM_AHB_CLK 76
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#define GCC_VSYNC_CLK_SRC 77
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#define GCC_PRNG_AHB_CLK 78
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#define GCC_PWM0_XO512_CLK 79
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#define GCC_PWM1_XO512_CLK 80
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#define GCC_PWM2_XO512_CLK 81
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#define GCC_SDCC1_AHB_CLK 82
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#define GCC_SDCC2_APPS_CLK 86
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#define GCC_GPLL1_OUT_MAIN 102
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|
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|
#define GCC_BIMC_GPU_CLK 129
|
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#define GCC_CDSP_BIMC_CLK_SRC 146
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#define GCC_GENI_IR_BCR 0
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#define GCC_USB_HS_BCR 1
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#define GCC_USB2_HS_PHY_ONLY_BCR 2
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#define GCC_PCIE_0_LINK_DOWN_BCR 11
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#define GCC_EMAC_BCR 13
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#define GCC_CDSP_RESTART 14
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#define GCC_PCIE_0_AXI_MASTER_STICKY_ARES 15
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#define GCC_PCIE_0_AHB_ARES 16
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#define GCC_PCIE_0_AXI_MASTER_ARES 18
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#define GCC_PCIE_0_SLEEP_ARES 20
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#define GCC_PCIE_0_PIPE_ARES 21
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#define GCC_WDSP_RESTART 22
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#endif
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