add wifi6 8852be driver

hc

2024-12-19 9370bb92b2d16684ee45cf24e879c93c509162da

1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
64
65
66
67
68
69
70
71
72
73
74
/*
 * Copyright 2013 Stefan Roese <sr@denx.de>
 *
 * SPDX-License-Identifier:    GPL-2.0+
 */
 
#include <common.h>
#include <asm/arch/sys_proto.h>
#include <linux/errno.h>
#include <asm/io.h>
#include <asm/mach-imx/regs-common.h>
 
/* 1 second delay should be plenty of time for block reset. */
#define    RESET_MAX_TIMEOUT    1000000
 
#define    MXS_BLOCK_SFTRST    (1 << 31)
#define    MXS_BLOCK_CLKGATE    (1 << 30)
 
int mxs_wait_mask_set(struct mxs_register_32 *reg, uint32_t mask, unsigned
                                int timeout)
{
    while (--timeout) {
        if ((readl(&reg->reg) & mask) == mask)
            break;
        udelay(1);
    }
 
    return !timeout;
}
 
int mxs_wait_mask_clr(struct mxs_register_32 *reg, uint32_t mask, unsigned
                                int timeout)
{
    while (--timeout) {
        if ((readl(&reg->reg) & mask) == 0)
            break;
        udelay(1);
    }
 
    return !timeout;
}
 
int mxs_reset_block(struct mxs_register_32 *reg)
{
    /* Clear SFTRST */
    writel(MXS_BLOCK_SFTRST, &reg->reg_clr);
 
    if (mxs_wait_mask_clr(reg, MXS_BLOCK_SFTRST, RESET_MAX_TIMEOUT))
        return 1;
 
    /* Clear CLKGATE */
    writel(MXS_BLOCK_CLKGATE, &reg->reg_clr);
 
    /* Set SFTRST */
    writel(MXS_BLOCK_SFTRST, &reg->reg_set);
 
    /* Wait for CLKGATE being set */
    if (mxs_wait_mask_set(reg, MXS_BLOCK_CLKGATE, RESET_MAX_TIMEOUT))
        return 1;
 
    /* Clear SFTRST */
    writel(MXS_BLOCK_SFTRST, &reg->reg_clr);
 
    if (mxs_wait_mask_clr(reg, MXS_BLOCK_SFTRST, RESET_MAX_TIMEOUT))
        return 1;
 
    /* Clear CLKGATE */
    writel(MXS_BLOCK_CLKGATE, &reg->reg_clr);
 
    if (mxs_wait_mask_clr(reg, MXS_BLOCK_CLKGATE, RESET_MAX_TIMEOUT))
        return 1;
 
    return 0;
}