add wifi6 8852be driver

hc

2024-12-19 9370bb92b2d16684ee45cf24e879c93c509162da

1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
61
/* SPDX-License-Identifier: GPL-2.0-or-later */
/*
 * Copyright 2012 Freescale Semiconductor, Inc.
 */
 
#ifndef __MXS_CLK_H
#define __MXS_CLK_H
 
struct clk;
 
#include <linux/clk-provider.h>
#include <linux/spinlock.h>
 
#define SET    0x4
#define CLR    0x8
 
extern spinlock_t mxs_lock;
 
int mxs_clk_wait(void __iomem *reg, u8 shift);
 
struct clk *mxs_clk_pll(const char *name, const char *parent_name,
            void __iomem *base, u8 power, unsigned long rate);
 
struct clk *mxs_clk_ref(const char *name, const char *parent_name,
            void __iomem *reg, u8 idx);
 
struct clk *mxs_clk_div(const char *name, const char *parent_name,
            void __iomem *reg, u8 shift, u8 width, u8 busy);
 
struct clk *mxs_clk_frac(const char *name, const char *parent_name,
             void __iomem *reg, u8 shift, u8 width, u8 busy);
 
static inline struct clk *mxs_clk_fixed(const char *name, int rate)
{
    return clk_register_fixed_rate(NULL, name, NULL, 0, rate);
}
 
static inline struct clk *mxs_clk_gate(const char *name,
            const char *parent_name, void __iomem *reg, u8 shift)
{
    return clk_register_gate(NULL, name, parent_name, CLK_SET_RATE_PARENT,
                 reg, shift, CLK_GATE_SET_TO_DISABLE,
                 &mxs_lock);
}
 
static inline struct clk *mxs_clk_mux(const char *name, void __iomem *reg,
        u8 shift, u8 width, const char *const *parent_names, int num_parents)
{
    return clk_register_mux(NULL, name, parent_names, num_parents,
                CLK_SET_RATE_PARENT | CLK_SET_RATE_NO_REPARENT,
                reg, shift, width, 0, &mxs_lock);
}
 
static inline struct clk *mxs_clk_fixed_factor(const char *name,
        const char *parent_name, unsigned int mult, unsigned int div)
{
    return clk_register_fixed_factor(NULL, name, parent_name,
                     CLK_SET_RATE_PARENT, mult, div);
}
 
#endif /* __MXS_CLK_H */