add wifi6 8852be driver

hc

2024-12-19 9370bb92b2d16684ee45cf24e879c93c509162da

1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
64
65
66
67
68
69
70
71
72
73
// SPDX-License-Identifier: (GPL-2.0 OR MIT)
/*
 * Copyright (c) 2019 BayLibre, SAS.
 * Author: Neil Armstrong <narmstrong@baylibre.com>
 */
 
#include <linux/clk-provider.h>
#include <linux/module.h>
 
#include "clk-regmap.h"
#include "clk-cpu-dyndiv.h"
 
static inline struct meson_clk_cpu_dyndiv_data *
meson_clk_cpu_dyndiv_data(struct clk_regmap *clk)
{
    return (struct meson_clk_cpu_dyndiv_data *)clk->data;
}
 
static unsigned long meson_clk_cpu_dyndiv_recalc_rate(struct clk_hw *hw,
                              unsigned long prate)
{
    struct clk_regmap *clk = to_clk_regmap(hw);
    struct meson_clk_cpu_dyndiv_data *data = meson_clk_cpu_dyndiv_data(clk);
 
    return divider_recalc_rate(hw, prate,
                   meson_parm_read(clk->map, &data->div),
                   NULL, 0, data->div.width);
}
 
static long meson_clk_cpu_dyndiv_round_rate(struct clk_hw *hw,
                        unsigned long rate,
                        unsigned long *prate)
{
    struct clk_regmap *clk = to_clk_regmap(hw);
    struct meson_clk_cpu_dyndiv_data *data = meson_clk_cpu_dyndiv_data(clk);
 
    return divider_round_rate(hw, rate, prate, NULL, data->div.width, 0);
}
 
static int meson_clk_cpu_dyndiv_set_rate(struct clk_hw *hw, unsigned long rate,
                      unsigned long parent_rate)
{
    struct clk_regmap *clk = to_clk_regmap(hw);
    struct meson_clk_cpu_dyndiv_data *data = meson_clk_cpu_dyndiv_data(clk);
    unsigned int val;
    int ret;
 
    ret = divider_get_val(rate, parent_rate, NULL, data->div.width, 0);
    if (ret < 0)
        return ret;
 
    val = (unsigned int)ret << data->div.shift;
 
    /* Write the SYS_CPU_DYN_ENABLE bit before changing the divider */
    meson_parm_write(clk->map, &data->dyn, 1);
 
    /* Update the divider while removing the SYS_CPU_DYN_ENABLE bit */
    return regmap_update_bits(clk->map, data->div.reg_off,
                  SETPMASK(data->div.width, data->div.shift) |
                  SETPMASK(data->dyn.width, data->dyn.shift),
                  val);
};
 
const struct clk_ops meson_clk_cpu_dyndiv_ops = {
    .recalc_rate = meson_clk_cpu_dyndiv_recalc_rate,
    .round_rate = meson_clk_cpu_dyndiv_round_rate,
    .set_rate = meson_clk_cpu_dyndiv_set_rate,
};
EXPORT_SYMBOL_GPL(meson_clk_cpu_dyndiv_ops);
 
MODULE_DESCRIPTION("Amlogic CPU Dynamic Clock divider");
MODULE_AUTHOR("Neil Armstrong <narmstrong@baylibre.com>");
MODULE_LICENSE("GPL v2");