add tun,baseparameter

hc

2023-03-21 4b55d97acc464242bcd6a8ae77b8ff37c22dec58

1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
64
65
66
67
68
69
70
71
72
73
74
75
76
77
78
79
80
81
82
83
84
85
86
87
88
89
90
91
92
93
94
95
96
97
98
99
100
101
102
103
104
105
106
107
108
109
110
111
112
113
114
115
116
117
118
119
120
121
122
123
124
125
// SPDX-License-Identifier:    GPL-2.0
/*
 * Copyright (C) 2017, Intel Corporation
 */
#include <linux/clk-provider.h>
#include <linux/slab.h>
#include "stratix10-clk.h"
#include "clk.h"
 
#define SOCFPGA_CS_PDBG_CLK    "cs_pdbg_clk"
#define to_socfpga_gate_clk(p) container_of(p, struct socfpga_gate_clk, hw.hw)
 
static unsigned long socfpga_gate_clk_recalc_rate(struct clk_hw *hwclk,
                          unsigned long parent_rate)
{
    struct socfpga_gate_clk *socfpgaclk = to_socfpga_gate_clk(hwclk);
    u32 div = 1, val;
 
    if (socfpgaclk->fixed_div) {
        div = socfpgaclk->fixed_div;
    } else if (socfpgaclk->div_reg) {
        val = readl(socfpgaclk->div_reg) >> socfpgaclk->shift;
        val &= GENMASK(socfpgaclk->width - 1, 0);
        div = (1 << val);
    }
    return parent_rate / div;
}
 
static unsigned long socfpga_dbg_clk_recalc_rate(struct clk_hw *hwclk,
                          unsigned long parent_rate)
{
    struct socfpga_gate_clk *socfpgaclk = to_socfpga_gate_clk(hwclk);
    u32 div = 1, val;
 
    val = readl(socfpgaclk->div_reg) >> socfpgaclk->shift;
    val &= GENMASK(socfpgaclk->width - 1, 0);
    div = (1 << val);
    div = div ? 4 : 1;
 
    return parent_rate / div;
}
 
static u8 socfpga_gate_get_parent(struct clk_hw *hwclk)
{
    struct socfpga_gate_clk *socfpgaclk = to_socfpga_gate_clk(hwclk);
    u32 mask;
    u8 parent = 0;
 
    if (socfpgaclk->bypass_reg) {
        mask = (0x1 << socfpgaclk->bypass_shift);
        parent = ((readl(socfpgaclk->bypass_reg) & mask) >>
              socfpgaclk->bypass_shift);
    }
    return parent;
}
 
static struct clk_ops gateclk_ops = {
    .recalc_rate = socfpga_gate_clk_recalc_rate,
    .get_parent = socfpga_gate_get_parent,
};
 
static const struct clk_ops dbgclk_ops = {
    .recalc_rate = socfpga_dbg_clk_recalc_rate,
    .get_parent = socfpga_gate_get_parent,
};
 
struct clk *s10_register_gate(const char *name, const char *parent_name,
                  const char * const *parent_names,
                  u8 num_parents, unsigned long flags,
                  void __iomem *regbase, unsigned long gate_reg,
                  unsigned long gate_idx, unsigned long div_reg,
                  unsigned long div_offset, u8 div_width,
                  unsigned long bypass_reg, u8 bypass_shift,
                  u8 fixed_div)
{
    struct clk *clk;
    struct socfpga_gate_clk *socfpga_clk;
    struct clk_init_data init = {};
 
    socfpga_clk = kzalloc(sizeof(*socfpga_clk), GFP_KERNEL);
    if (!socfpga_clk)
        return NULL;
 
    socfpga_clk->hw.reg = regbase + gate_reg;
    socfpga_clk->hw.bit_idx = gate_idx;
 
    gateclk_ops.enable = clk_gate_ops.enable;
    gateclk_ops.disable = clk_gate_ops.disable;
 
    socfpga_clk->fixed_div = fixed_div;
 
    if (div_reg)
        socfpga_clk->div_reg = regbase + div_reg;
    else
        socfpga_clk->div_reg = NULL;
 
    socfpga_clk->width = div_width;
    socfpga_clk->shift = div_offset;
 
    if (bypass_reg)
        socfpga_clk->bypass_reg = regbase + bypass_reg;
    else
        socfpga_clk->bypass_reg = NULL;
    socfpga_clk->bypass_shift = bypass_shift;
 
    if (streq(name, "cs_pdbg_clk"))
        init.ops = &dbgclk_ops;
    else
        init.ops = &gateclk_ops;
 
    init.name = name;
    init.flags = flags;
 
    init.num_parents = num_parents;
    init.parent_names = parent_names ? parent_names : &parent_name;
    socfpga_clk->hw.hw.init = &init;
 
    clk = clk_register(NULL, &socfpga_clk->hw.hw);
    if (WARN_ON(IS_ERR(clk))) {
        kfree(socfpga_clk);
        return NULL;
    }
 
    return clk;
}