hc
2024-05-10 37f49e37ab4cb5d0bc4c60eb5c6d4dd57db767bb
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
64
65
66
67
68
69
70
71
72
73
74
75
76
77
78
79
80
81
82
83
84
85
86
87
88
89
90
91
92
93
94
95
96
97
98
99
100
101
102
103
104
105
106
107
108
109
110
// SPDX-License-Identifier: GPL-2.0-only
/*
 * Copyright (C) 2014 Texas Instruments Incorporated - https://www.ti.com/
 *
 * Based on "omap4.dtsi"
 */
 
#include "dra7.dtsi"
 
/ {
   compatible = "ti,dra722", "ti,dra72", "ti,dra7";
 
   aliases {
       rproc0 = &ipu1;
       rproc1 = &ipu2;
       rproc2 = &dsp1;
   };
 
   pmu {
       compatible = "arm,cortex-a15-pmu";
       interrupt-parent = <&wakeupgen>;
       interrupts = <GIC_SPI 131 IRQ_TYPE_LEVEL_HIGH>;
   };
};
 
&l4_per2 {
   target-module@5b000 {            /* 0x4845b000, ap 59 46.0 */
       compatible = "ti,sysc-omap4", "ti,sysc";
       reg = <0x5b000 0x4>,
             <0x5b010 0x4>;
       reg-names = "rev", "sysc";
       ti,sysc-midle = <SYSC_IDLE_FORCE>,
               <SYSC_IDLE_NO>;
       ti,sysc-sidle = <SYSC_IDLE_FORCE>,
               <SYSC_IDLE_NO>;
       clocks = <&cam_clkctrl DRA7_CAM_VIP2_CLKCTRL 0>;
       clock-names = "fck";
       #address-cells = <1>;
       #size-cells = <1>;
       ranges = <0x0 0x5b000 0x1000>;
 
       cal: cal@0 {
           compatible = "ti,dra72-cal";
           reg = <0x0000 0x400>,
                 <0x0800 0x40>,
                 <0x0900 0x40>;
           reg-names = "cal_top",
                   "cal_rx_core0",
                   "cal_rx_core1";
           interrupts = <GIC_SPI 119 IRQ_TYPE_LEVEL_HIGH>;
           ti,camerrx-control = <&scm_conf 0xE94>;
 
           ports {
               #address-cells = <1>;
               #size-cells = <0>;
 
               csi2_0: port@0 {
                   reg = <0>;
               };
               csi2_1: port@1 {
                   reg = <1>;
               };
           };
       };
   };
};
 
&dss {
   reg = <0 0x80>,
         <0x4054 0x4>,
         <0x4300 0x20>;
   reg-names = "dss", "pll1_clkctrl", "pll1";
 
   clocks = <&dss_clkctrl DRA7_DSS_DSS_CORE_CLKCTRL 8>,
        <&dss_clkctrl DRA7_DSS_DSS_CORE_CLKCTRL 12>;
   clock-names = "fck", "video1_clk";
};
 
&mailbox5 {
   mbox_ipu1_ipc3x: mbox-ipu1-ipc3x {
       ti,mbox-tx = <6 2 2>;
       ti,mbox-rx = <4 2 2>;
       status = "disabled";
   };
   mbox_dsp1_ipc3x: mbox-dsp1-ipc3x {
       ti,mbox-tx = <5 2 2>;
       ti,mbox-rx = <1 2 2>;
       status = "disabled";
   };
};
 
&mailbox6 {
   mbox_ipu2_ipc3x: mbox-ipu2-ipc3x {
       ti,mbox-tx = <6 2 2>;
       ti,mbox-rx = <4 2 2>;
       status = "disabled";
   };
};
 
&pcie1_rc {
   compatible = "ti,dra726-pcie-rc", "ti,dra7-pcie";
};
 
&pcie1_ep {
   compatible = "ti,dra726-pcie-ep", "ti,dra7-pcie-ep";
};
 
&pcie2_rc {
   compatible = "ti,dra726-pcie-rc", "ti,dra7-pcie";
};