change otg to host mode

hc

2024-05-11 04dd17822334871b23ea2862f7798fb0e0007777

1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
64
65
66
67
68
69
70
71
72
73
74
75
76
77
78
79
80
81
82
83
84
85
86
87
88
89
90
91
92
93
94
95
96
97
98
99
100
101
102
103
104
105
106
// SPDX-License-Identifier: (BSD-3-Clause OR GPL-2.0-only)
/* Copyright(c) 2015 - 2020 Intel Corporation */
#include <adf_accel_devices.h>
#include <adf_pf2vf_msg.h>
#include <adf_common_drv.h>
#include "adf_dh895xccvf_hw_data.h"
 
static struct adf_hw_device_class dh895xcciov_class = {
    .name = ADF_DH895XCCVF_DEVICE_NAME,
    .type = DEV_DH895XCCVF,
    .instances = 0
};
 
static u32 get_accel_mask(u32 fuse)
{
    return ADF_DH895XCCIOV_ACCELERATORS_MASK;
}
 
static u32 get_ae_mask(u32 fuse)
{
    return ADF_DH895XCCIOV_ACCELENGINES_MASK;
}
 
static u32 get_num_accels(struct adf_hw_device_data *self)
{
    return ADF_DH895XCCIOV_MAX_ACCELERATORS;
}
 
static u32 get_num_aes(struct adf_hw_device_data *self)
{
    return ADF_DH895XCCIOV_MAX_ACCELENGINES;
}
 
static u32 get_misc_bar_id(struct adf_hw_device_data *self)
{
    return ADF_DH895XCCIOV_PMISC_BAR;
}
 
static u32 get_etr_bar_id(struct adf_hw_device_data *self)
{
    return ADF_DH895XCCIOV_ETR_BAR;
}
 
static enum dev_sku_info get_sku(struct adf_hw_device_data *self)
{
    return DEV_SKU_VF;
}
 
static u32 get_pf2vf_offset(u32 i)
{
    return ADF_DH895XCCIOV_PF2VF_OFFSET;
}
 
static u32 get_vintmsk_offset(u32 i)
{
    return ADF_DH895XCCIOV_VINTMSK_OFFSET;
}
 
static int adf_vf_int_noop(struct adf_accel_dev *accel_dev)
{
    return 0;
}
 
static void adf_vf_void_noop(struct adf_accel_dev *accel_dev)
{
}
 
void adf_init_hw_data_dh895xcciov(struct adf_hw_device_data *hw_data)
{
    hw_data->dev_class = &dh895xcciov_class;
    hw_data->num_banks = ADF_DH895XCCIOV_ETR_MAX_BANKS;
    hw_data->num_accel = ADF_DH895XCCIOV_MAX_ACCELERATORS;
    hw_data->num_logical_accel = 1;
    hw_data->num_engines = ADF_DH895XCCIOV_MAX_ACCELENGINES;
    hw_data->tx_rx_gap = ADF_DH895XCCIOV_RX_RINGS_OFFSET;
    hw_data->tx_rings_mask = ADF_DH895XCCIOV_TX_RINGS_MASK;
    hw_data->alloc_irq = adf_vf_isr_resource_alloc;
    hw_data->free_irq = adf_vf_isr_resource_free;
    hw_data->enable_error_correction = adf_vf_void_noop;
    hw_data->init_admin_comms = adf_vf_int_noop;
    hw_data->exit_admin_comms = adf_vf_void_noop;
    hw_data->send_admin_init = adf_vf2pf_notify_init;
    hw_data->init_arb = adf_vf_int_noop;
    hw_data->exit_arb = adf_vf_void_noop;
    hw_data->disable_iov = adf_vf2pf_notify_shutdown;
    hw_data->get_accel_mask = get_accel_mask;
    hw_data->get_ae_mask = get_ae_mask;
    hw_data->get_num_accels = get_num_accels;
    hw_data->get_num_aes = get_num_aes;
    hw_data->get_etr_bar_id = get_etr_bar_id;
    hw_data->get_misc_bar_id = get_misc_bar_id;
    hw_data->get_pf2vf_offset = get_pf2vf_offset;
    hw_data->get_vintmsk_offset = get_vintmsk_offset;
    hw_data->get_sku = get_sku;
    hw_data->enable_ints = adf_vf_void_noop;
    hw_data->enable_vf2pf_comms = adf_enable_vf2pf_comms;
    hw_data->min_iov_compat_ver = ADF_PFVF_COMPATIBILITY_VERSION;
    hw_data->dev_class->instances++;
    adf_devmgr_update_class_index(hw_data);
}
 
void adf_clean_hw_data_dh895xcciov(struct adf_hw_device_data *hw_data)
{
    hw_data->dev_class->instances--;
    adf_devmgr_update_class_index(hw_data);
}